Original-URL des Artikels: https://www.golem.de/0506/38413.html    Veröffentlicht: 02.06.2005 22:25    Kurz-URL: https://glm.io/38413

Intel: Yonah kommt mit 2 MByte "Smart Cache"

Pentium-M mit Dual-Core verteilt Cache dynamisch zwischen Kernen

Am heutigen Donnerstag hat Intel in San Francisco zum "Mobility Day" geladen. Und damit auch die eher technisch interessierten Journalisten darüber berichten können, verriet Intels Centrino-Chefentwickler Mooly Eden einige Details zum Pentium-M der nächsten Generation.

Yonah Test-Plattform
Yonah Test-Plattform
Dieser wird derzeit unter dem Codenamen "Yonah" entwickelt und soll im ersten Quartal 2006 zusammen mit neuen Chipsätzen als "Napa"-Plattform erscheinen. Intels Vizepräsident und Chef der Mobility Group Mooly Eden ließ es sich nicht nehmen, die Neuigkeiten selbst zu verkünden. Dabei war sein Flug aus dem israelischen Designzentrum von Intel noch das geringste Risiko: Im Verlauf der Präsentation stürzte der Entwickler von der Bühne, als er etwas auf der Leinwand herausstellen wollte. Eden schüttelte blaue Flecken und Frust mit Blick auf das Präsentationsgerät ab: "Da komme ich wohl nicht näher dran."

Dabei hatte sein Vortrag solche unfreiwilligen Einlagen gar nicht nötig. Eden erklärte unter anderem, wie die Cache-Verwaltung bei Yonah funktioniert. Die beiden Kerne des Prozessors sind, wie ein Blick auf das Die zeigt, viel enger miteinander verbunden, als das beim Pentium D der Fall ist. In der Mitte des Dies sitzt ein Controller für den Front-Side-Bus und den Cache. Diese Einheit kann die 2 MByte L2-Cache dynamisch zwischen den Cores aufteilen. Je nachdem, wie gut ein Kern ausgelastet ist, kann er mehr Cache beanspruchen. Wenn auf beiden Kernen Threads laufen, die voneinander abhängen, können diese auch Daten über den Cache direkt austauschen - ohne auf den Hauptspeicher zurückzugreifen.

Yonah
Yonah
Daraus dürfte für Yonah ein erheblicher Leistungszuwachs entspringen, den Intel auf dem Mobility Day auch fleißig betonte - allerdings ohne konkrete Zahlen zu nennen. Allein eine Demo des Spiels "Mechanoids" gab es zu sehen, bei dem die beiden Cores nur zu etwa 70 Prozent ausgelastet waren. Dabei erreichten sie eine höhere Framerate als ein zum Vergleich laufendes System mit dem aktuellen Pentium-M (Dothan). Da auch Dothan über 2 MByte L2-Cache verfügt, dürfte die Mehrleistung vor allem aus der Verteilung auf die zwei Kerne des Yonah stammen. Beeindruckend aber, dass diese beiden Kerne sich beim Zugriff auf einen "Shared Cache" nicht behindern. Wie sich hinterher noch in Erfahrung bringen ließ, lief das Testsystem mit 2 GHz. Da der derzeit schnellste Dothan mit 2,13 GHz arbeitet, dürfte bis zum Marktstart in einem halben Jahr noch mehr möglich sein.

Yonah Daten
Yonah Daten
Im Gespräch mit Golem.de grinste Mooly Eden dann auch nur breit, als er gefragt wurde, wie viele Transistoren die Cache-Verwaltung benötigt: "Eine Menge!" war die diplomatische Antwort. Grob geschätzt dürften Cache- und Bus-Controller rund 15 Millionen Transistoren ausmachen - in etwa so viele, wie Intels Pentium II 1997 insgesamt benötigte. Eden verriet aber, dass der gesamte Yonah samt Cache aus 151,6 Millionen Transistoren besteht. Er ist damit fast so komplex wie der Pentium 4 der 600er-Serie ("Prescott2M"), der auch 2 MByte L2-Cache enthält. Da aber die lange Pipeline der Netburst-Architektur, auf welcher der Pentium-M nicht basiert, generell viel aufwendiger zu verschalten ist, überrascht der Schaltungsaufwand bei Yonah sehr. Da Yonah aber mit 65 Nanometern Strukturbreite hergestellt wird, soll das Die laut Eden trotzdem "winzig" werden. Wie groß genau, verriet der Entwickler nicht.

Eden präsentiert Yonah
Eden präsentiert Yonah
Dafür erklärte er nach dem Vortrag noch ein wenig die dynamische Allozierung des Caches. Demnach ist Yonah nicht auf feste Blöcke des Cache angewiesen, nicht einmal auf die (noch unbekannte) Länge der Cache-Lines. Stattdessen kann der Cache-Controller beliebig Teile des Caches für ungültig erklären (flushen), und dem jeweils anderen Core zuteilen. Damit dabei nicht später benötigte Daten aus dem Zwischenspeicher geworfen werden, will Intel das Prefetching deutlich verbessert haben.

Eden dementierte dabei auch die im Vorfeld häufig vorgebrachte Spekulation, Intel könnte wie AMD den Speichercontroller schon bei Yonah in die CPU integrieren - auch die Beschriftungen seiner Präsentation legen das ja nahe. Der "MCH" (Memory Control Hub) bleibt weiterhin im Chipsatz. Den FSB-Takt hat Intel bei Yonah gegenüber dem Dothan jedoch von 533 MHz auf 667 (quad pumped) gesteigert. Eden hat jedoch keine Angst, dass sich der hohe Bus-Takt negativ auf die Akkulaufzeit auswirkt - im Gegenteil.

Da bei der aktuellen Sonoma-Plattform vor allem das PCIe-Interface für den Grafikchip viel von den theoretischen Stromeinsparungen auffrisst, soll sich das mit der Napa-Plattform rund um Yonah wieder ändern. Eden deutete mehrfach an, dass sich, anders als mit Sonoma, die Laufzeiten fern von jeder Steckdose mit Napa wieder verlängern sollen. [von Nico Ernst]  (ck)


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