Original-URL des Artikels: https://www.golem.de/news/shield-sifive-baut-hardware-crypto-und-security-fuer-risc-v-socs-1910-144604.html    Veröffentlicht: 24.10.2019 11:14    Kurz-URL: https://glm.io/144604

Shield

Sifive baut Hardware-Krypto und -Security für RISC-V-SoCs

Die RISC-V-Spezialisten von Sifive wollen Krypto-Engines, Schlüsselverwaltung, Speicher-Isolation und viele weitere Security-Funktionen in ihren SoC-Designs anbieten. Die Initiative Sifive Shield ist ambitioniert und bietet eine Konkurrenz zu modernen ARM und x86-Chips.

Moderne CPUs bieten viele Beschleuniger für bekannte kryptographische Algorithmen und viele weitere für Sicherheit genutzte Funktionen. In diese Domäne wollen nun auch die RISC-V-Spezialisten von Sifive vordringen und haben deshalb die Initiative Sifive Shield angekündigt, um eben diese Krypto- und Sicherheitsfunktionen in ihrem SoC-Design anzubieten.

Der im Vergleich zur Konkurrenz der anderen CPU-Architekturen wohl wichtigste und offensichtlichste Bestandteil der Arbeiten werden Beschleuniger-Einheiten für die Hash-Funktionen SHA-2 und SHA-3, für die Public-Key-Kryptographie per RSA oder ECDSA, für AES sowie ein Hardware-Zufallsgenerator (TRNG). Die sollen extern verifiziert und über eine Open-Source-Bibliothek benutzbar sein.

Sifive möchte außerdem einen sogenannten Root-of-Trust umsetzen. Möglich werden soll das einerseits über das Speichern und Verwalten von Zertifikaten sowie andererseits über einzigartige ID (UID) pro Gerät. Damit sollen sich etwa Techniken wie Secure Boot umsetzen lassen.

Hardware-Schutz in CPU und SoC

Zusätzlich dazu will Sifive seine SoC-Designs gegen Hardware-Angriffe schützen. Dazu sollen unter anderem die im RISC-V-Standard festgelegten Physical Memory Attributes (PMAs) sowie Physical Memory Protection umgesetzt werden. Die PMAs legen fest, welche Fähigkeiten bestimmte Speicherbereiche überhaupt unterstützen. Die PMP wiederum wird über spezielle Register umgesetzt und soll die Modi Read, Write oder Execute für Zugriffe auf Speicherbereiche forcieren. Ebenso sollen ein Schutz für Cache-Angriffe erstellt werden sowie eine Fault Detection, also das Erkennen etwa von fehlerhaften Speicherzugriffen.

Mit der Worldguard genannten Technik will Sifive außerdem für eine strikte Isolierung von ausgeführtem Code und dazugehörigen Daten sorgen. Prozesse und deren Aktionen "vom Kern bis zum Cache, Interconnect, Peripheriegeräten, Bus-Mastern, DMA-Regionen und Speicherbereichen" sollen in diesem System mittels sogenannter World-IDs (WID) markiert und verfolgt werden können und letztlich eben strikt voneinander getrennt werden.

Sifive plant darüber hinaus die Umsetzung von Speicher-Verschlüsselung, die Unterstützung für eine Secure Enclave als Alternative zu ARMs Trustzone sowie später auch eine Control Flow Integrity.

Bereits vor etwa eineinhalb Jahren haben Konkurrenten von Sifive spezialisierte RISC-V-Chips mit zumindest einem Teil der nun von dem Unternehmen geplanten Funktion angekündigt. Ebenso gibt es eine Arbeitsgruppe in der RISC-V-Foundation zum Erstellen derartiger Funktionen. Sifive plant nun aber offensichtlich eine sehr breite Funktionsvielfalt, um auch mit sehr fortschrittlichen ARM- oder gar x86-Chips konkurrieren zu können.

Eine Garantie für die Sicherheit des ausgeführten Codes sind die Neuerungen von Sifive aber nicht. So wurden in den vergangenen Jahren immer wieder Angriffe auf Hardware-Implementierungen demonstriert, bei denen solche Sicherheitsfunktionen umgangen wurden. Dazu gehören nicht nur die Angriffe Spectre und Meltdown, Foreshadow oder die MDS-Attacks, sondern auch Angriffe und Probleme mit ARMs Trustzone, Intels SGX sowie Apples Secure Enclave oder Angriffe auf Hardwareimplementierungen von RSA und elliptischer Kurven.  (sg)


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