Original-URL des Artikels: https://www.golem.de/news/xilinx-ceo-victor-peng-im-interview-wir-sind-ueberall-1810-136844.html    Veröffentlicht: 05.10.2018 12:04    Kurz-URL: https://glm.io/136844

Xilinx-CEO Victor Peng im Interview

"Wir sind überall"

Programmierbare Schaltungen, kurz FPGAs, sind mehr als nur Werkzeuge, um Chips zu entwickeln: Im Interview spricht Xilinx-CEO Victor Peng über überholte Vorurteile, den Erfolg des Interposers, die 7-nm-Fertigung und darüber, dass nach dem Tape-out der Spaß erst beginnt.

Victor Peng ist CEO von Xilinx, dem weltweit größten Hersteller von programmierbaren Schaltungen, sogenannten Field Programmable Gate Arrays (FPGAs). Xilinx gehörte zu den ersten, die Interposer für mehrere Chips auf einem Package verwendeten, und hat mit den Versal-FPGAs kürzlich einen neuen Ansatz für eine programmierbare Plattform vorgestellt. Wir hatten auf dem Xilinx Developer Forum im kalifornischen San José die Gelegenheit, uns ausführlich mit Peng zu unterhalten.

Golem.de: Sie sind seit Januar 2018 der Chef von Xilinx, wie haben Sie die vergangenen Monate erlebt - gerade mit Blick auf Project Everest alias Versal-FPGAs?

Victor Peng: Es war bis dato eine tolle Zeit - sehr geschäftig, aber großartig! Ich denke, der Übergang lief ziemlich rund, ich danke Moshi [Moshi Gavrielov, Victor Pengs Vorgänger als CEO, Anm. d. Red.] und dem Vorstand dafür. Ich wurde ja erst im April 2017 zum COO und verantwortete somit Marketing und Sales, zudem unterstanden mir Produktentwicklung und R&D. Zuerst COO zu sein und dann CEO war definitiv hilfreich, außerdem hat mich das Team sehr gut unterstützt.

Golem.de: Wie lange war Project Everest in Arbeit - ein solches Design dauert ja üblicherweise mehrere Jahre?

Peng: Die eigentliche Entwicklungsphase dauerte vier Jahre. Die Herangehensweise an die neue Architektur war eine komplett andere als zuvor, wir haben so gesehen die Teams in unterschiedlichen Gebäuden untergebracht [lacht].

Vor nicht allzu langer Zeit waren die Gruppen für Software und Silizium stärker getrennt, für Project Everest haben alle von Anfang an besonders eng zusammengearbeitet - egal ob Linux, Developer Tools, Debugger und so weiter. Klar ist Infrastruktur nicht sexy, aber sie muss stehen. Ich finde es wahnsinnig befriedigend zu sehen, dass wir nun den formalen Launch hinter uns haben und den Tape-outs [Anm. d. Red.: Übermittlung der Chip-Maske an den Auftragsfertiger] näherkommen, denn da beginnt der Spaß erst richtig [lacht erneut].

Golem.de: Project Everest deckt viele Segmente ab, daher multiple Tape-outs?

Peng: Richtig, wir haben mehrere Chips basierend auf dem gleichen Design. Wir beginnen mit dem größten Chip später in diesem Jahr, denn wir brauchen ein Mindestmaß an Tests, um möglichst keine Fehler doppelt zu machen. Wenn wir das Topmodell im Lab und die Funktionsblöcke geprüft haben, machen wir mit den Tape-outs der kleineren Dies weiter. Das Gleiche gilt auch für das 2.5D-Stacking einiger Ableger [Anm.d.Red.: die Versal-FPGAs unterstützen unter anderem HBM], aber das haben wir nicht explizit erwähnt, weil wir das schon so lange machen. Es ist immerhin bereits die vierte Generation mit bewährter Interposer-Technik.

Golem.de: Gutes Stichwort, die Konkurrenz nutzt Silizium-Brücken, also Intels EMIB statt passive Interposer. Sieht Xilinx keinen Bedarf, sich in diese Richtung zu orientieren?

Peng: Um ehrlich zu sein, erachten wir diese Brücken als nicht wirklich gut skalierbar, zumindest unter der Annahme, dass es mehr als nur einige wenige Dies auf dem Package sind. Dann mag das klappen, aber darüber hinaus steigen die elektrische und mechanische Komplexität rapide an. Wir haben uns das hinsichtlich Kosten und möglicher Probleme sehr genau angeschaut, seit Jahren sind Silizium-Brücken ein wichtiges Thema.

Ein Proof of Concept ist eine Sache, die Serienfertigung eine völlig andere - und ich spreche aus Erfahrung, denn Xilinx hat eine derartige Umsetzung bereits mit 28 nm etabliert [Anm.d.Red.: die Virtex-7 von 2012 kombinieren drei oder vier Dies]. Und wenn ich mich umschaue, dann sind wir nicht die einzigen - auch AMD, Cisco, Nvidia ... alle nutzen Interposer für HBM.

Golem.de: Die Versal-FPGAs mit High Bandwidth Memory sind für 2021 geplant, das ist noch ein bisschen hin ...

Peng: Unsere Virtex UltraScale+ mit 16 nm und HBM v2 gehen erst nächstes Jahr in die Serienfertigung und dann zu unseren Kunden, zudem müssen wir die Roadmap im Blick behalten. Momentan ist die Nachfrage nach HBM v2 extrem hoch, wir wollen aber natürlich keine Technik integrieren, die kurz vor ihrer Ablösung steht.

Auf der zweiten Seite des Interviews spricht Victor Peng über das Fabless-Geschäft, über 7 nm, über Interposer und Xilinx' Neuausrichtung bei der Öffentlichkeitsarbeit.

7 nm wird ähnlich langlebig wie 28/16 nm

Golem.de: Xilinx ist fabless und arbeitet seit vielen Jahren mit der TSMC als Auftragsfertiger. Neben 28 nm und 16 nm und nun 7 nm haben Sie Designs mit 20 nm, aber keine mit 10 nm.

Peng: Ja, es gibt einige mit 20 nm, weil es einfach gepasst hat und die Roadmap dafür recht robust war. Bei 10 nm traf das nicht zu, abseits der Mobile-SoCs hat daher auch niemand wirklich auf diesen Node gesetzt. Wir erachten 28 nm, 16 nm, 7 nm als sehr robust und die Entscheidung zu Letzterem fiel freilich früh - nun, wo Project Everest nahe ist, wird immer deutlicher, wie richtig wir lagen. Wir gehen davon aus, dass 7 nm ähnlich langlebig wird wie 28 nm oder 16 nm. Nahezu jeder - Mobile, CPUs, GPUs - nutzt 7 nm und das aus gutem Grund.

Der nächste Schritt, 5 nm, wird primär sehr teuer. Der Niedergang von Moore's Law rückt beständig näher, aber Vorteile wie die etwas höhere Dichte werden durch vergleichsweise geringe Leistungszuwächse und die enormen Kosten wortwörtlich erkauft. Selbst mit Moore's Law muss der Fokus auf der Architektur liegen, nur so sind Performance-Faktoren statt ein paar Prozent mehr im niedrigen zweistelligen Bereich überhaupt möglich. Und das haben wir mit unseren Designs mehrfach geschafft.

Golem.de: Intel als Hersteller, der selbst fertigt, hängt seit Jahren bei der gleichen Mikroarchitektur und 14 nm fest und hat derzeit Probleme, genügend Kapazitäten bereitzustellen. Wie stellt sich die Situation für Xilinx als Fabless-Unternehmen dar?

Peng: Fabless zu sein ist definitiv ein sehr gutes Geschäftsmodell, der Erfolg spricht dafür - wir haben anders als Intel nicht den Druck, allerhand Fabs auslasten zu müssen. Wir verfügen mit TSMC über einen exzellenten Partner, der derzeit technisch führend ist und mit dem wir eng zusammen arbeiten. Ohne uns würde es CoWoS [Anm. d. Red.: TSMCs Packaging-Verfahren für 2.5D-Interposer-Designs] nicht geben und das, obwohl wir für Jahre der einzige Abnehmer waren - nun zahlt es sich aber für sie aus, unter anderem weil HBM so populär ist und es kaum Konkurrenz für Interposer gibt. Intel hatte nach der Übernahme von Altera noch heftig darauf gepocht, wie technisch überlegen sie seien und mittlerweile ... nun ja [lacht].

Golem.de: Wir waren überrascht, dass Xilinx das Developer Forum für die Presse öffnet und gestern bei der Keynote-Ansprache dann auch gleich noch eine Roadmap bis 2021 präsentiert hat - wieso?

Peng: Gute Frage - die hat bisher keiner gestellt [überlegt ein paar Sekunden]. Wir sind der Ansicht, eine wichtige Plattform für die Industrie zu haben und brauchen mehr innovative Nutzer, welche dafür entwickeln. Bisher hatten wir eher geschlossene traditionelle Designs für einen spezifischen Kundenkreis und auch unser erstes XDF vergangenes Jahr sprach diesen an: keine Analysten, keine Presse, wir waren vorsichtig. Mit Project Everest und dem Fokus auf Datacenter mussten wir aber sichtbarer werden als zuvor und auch Xilinx von alten Vorurteilen lösen.

Bis heute bekomme ich leider oft zu hören, dass FPGAs nur für das Prototyping von ASICs verwendet werden und Tausende von Dollar kosten - was einfach nicht stimmt, wir sind überall vertreten. Die Mehrheit unserer Kunden nutzt FPGAs für Produktivsysteme, etwa im Automotive-Segment, und für einen Chip im Spiegel zahlen die sicherlich keine Unsummen bei den Millionen an produzierten Fahrzeugen [lacht]. Ernsthaft: Die Zeiten des reinen Prototypings sind vorbei - das ist unsere Story.

Offenlegung: Golem.de hat auf Einladung von Xilinx am XDF in San José teilgenommen, die Reisekosten wurden zur Gänze von Xilinx bezahlt. Unsere Berichterstattung ist davon nicht beeinflusst und bleibt gewohnt neutral und kritisch. Der Artikel ist, wie alle anderen auf unserem Portal, unabhängig verfasst und unterliegt keinerlei Vorgaben seitens Dritter.  (ms)


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