Zen 5: Die-Shots zeigen drastische Design-Änderungen
Der Flickr-Nutzer Fritzchens Fritz hat sich mit Die-Shots von Prozessoren einen Namen gemacht. Zusammen mit einem ebenfalls aus Deutschland stammenden Youtuber mit dem Pseudonym High Yield hat er jüngst einen Ryzen 9600X mit AMDs Zen-5-Architektur zerlegt und abgelichtet(öffnet im neuen Fenster) (via Computerbase(öffnet im neuen Fenster) ). Durch das Zusammenfügen (Stitching) von Einzelbildern stehen die Die-Shots mit extrem hohen Auflösungen zur Verfügung: 31.493 x 27.018 Pixel beim Core Complex Die (CCD).
Die analysiert High Yield in einem Video(öffnet im neuen Fenster) und zeigt, wie es AMD gelang, die Transistordichte von rund 91,6 auf 117,7 Millionen Transistoren pro Quadratmillimeter zu steigern. Das entspricht einer Steigerung um über 28 Prozent - obwohl TSMC durch den Umstieg vom N5- auf den N4P-Prozess lediglich ein Plus von sechs Prozent verspricht.
Die Bilder zeigen, dass AMD den L3-Cache deutlich überarbeitete: Mit 15,7 mm 2 belegt er nun weniger als ein Viertel der Fläche des CCD - bei Zen 4 waren es mit 24 mm 2 mehr als ein Drittel. Mit 71 und 70,6 mm 2 ist die Fläche der Zen-4- und Zen-5-CCDs annähernd identisch. Der Youtuber mutmaßt, dass AMD beim Umstieg von vier auf acht Kerne pro Core Complex (CCX) lediglich die zuvor ebenfalls getrennten Caches zusammenführte und bei Zen 5 Optimierungen nachholte.
Somit fallen die Freiräume zwischen den vier Spalten des L3-Cache kleiner aus. Dort befinden sich allerdings auch die Through Silicon Vias (TSVs), die Durchkontaktierungen, über die der 3D-V-Cache angeschlossen wird. Die sind bei Zen 5 nicht nur kleiner und verzichten auf bislang genutzte Schaltungen, es scheinen auch weniger zu sein als beim Vorgänger: Der Youtuber kommt auf rund 9.000, bei Zen-4-CCDs waren es über 24.000. Allerdings gibt High Yield zu Bedenken, dass er weitere TSVs übersehen haben könnte, da diese schwieriger zu identifizieren sind.
Zen 5 mit zwei Lagen 3D-Cache?
Allerdings werfen die Bilder des CCD auch Fragen auf, etwa die, wie AMD den 3D-V-Cache ausführen wird. Mit einem unveränderten Cache-Die bekäme AMD aufgrund des schmaleren L3-Cache Probleme.
Es würden auch Teile der Logik der Prozessorkerne bedeckt, was wiederum Probleme mit der Wärmeabfuhr nach sich ziehen könnte. Laut dem Youtuber bedeckte bereits bei Zen 4 das Cache-Die Teile des L2-Caches der Prozessorkerne, wo sich auch TSVs fanden. Er mutmaßt, dass AMD bei Zen 5 zwei Cache-Dies stapeln könnte.
Umbau in der Integer-Einheit, gleiches IO-Die
Auch die Mikroarchitektur baute AMD mit Zen 5 um (g+) . Hier ist das Mehr an Transistoren hineingeflossen, das Frontend dekodiert acht statt zuvor sechs Befehle pro Takt, auch die Anzahl der Integer-Recheneinheiten und Adressgeneratoren hat AMD erhöht.
Das resultiert in einem gänzlich anderen Layout dieser Bereiche, so dass der Youtuber sich keine genauere Zuordnung zutraut. Anders sieht das bei der Gleitkomma-Einheit aus: Deren Struktur ist der bei Zen 4 sehr ähnlich, auch wenn sie nun 512-Bit-Operationen in einem statt zwei Takten abarbeiten kann.
Die Bilder des IO-Dies bestätigen, dass AMD den bereits bei den Zen-4-Ryzens benutzten Chip weiternutzt.