Zen 4c Bergamo: So schrumpft AMD die Epyc-Kerne um fast die Hälfte

Bis zu 128 Kerne stellt AMD gegen ARM-Server-Prozessoren und Intels E-Cores. Kompromisse und neue Technik machen die kleineren Kerne möglich.

Artikel veröffentlicht am 6. Juni 2023, 16:54 Uhr, Johannes Hiltscher

Die fertigen Bergamo-Packages dürften in etwa so aussehen wie diese gerenderte Ansicht. (Bild: AMD)

Doppelt so viele Kerne pro Core Complex Die (CCD) bei nicht einmal 10 Prozent mehr Chipfläche: Die Zen-4c-Kerne, die AMD für die kommenden Bergamo-Epycs entwickelt hat, sind deutlich kompakter als die regulären Kerne – trotz des gleichen Fertigungsprozesses.

Anders als Intel bei den Efficiency-Cores (E-Cores) lässt AMD den Funktionsumfang zudem unverändert. Wie das möglich ist, hat sich Dylan Patel von Semi Engineering angesehen.

Die Bergamo-Dies enthalten jeweils zwei Core Complexes (CCX) mit je acht Prozessorkernen. Die privaten Caches der Kerne bleiben mit 32 KByte (L1 D&I) und 1 MByte (L2) gleich groß, beim L3-Cache stehen dem CCX allerdings nur 16 MByte zur Verfügung.

Auf das gesamte Die gesehen bleibt der L3-Cache also gleich, AMD lässt allerdings die Kontakte und Durchkontaktierungen (Through Silicon Vias, TSV) für aufgesetzten 3D V-Cache weg, was etwas Fläche spart.

Wichtiger ist allerdings eine neue Entwicklung von TSMC, die AMD nutzt: Die Caches verwenden nicht den klassischen Dual-Port-SRAM, sondern eine Pseudovariante.

Während bei echtem Dual-Port-SRAM gleichzeitig gelesen und geschrieben werden kann, ähnelt die Neuentwicklung Double-Data-Rate-Speicher (DDR-RAM): Hier werden die Bits zunächst bei der steigenden Taktflanke gelesen, bei der fallenden geschrieben.

Das spart pro Bit ein Viertel der Transistoren, statt acht reichen sechs. Außerdem werden pro Bit nur noch zwei statt vier Leitungen benötigt, eine Steuerlogik schaltet zwischen Ein- und Ausgang um.