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Xilinx-CEO Victor Peng im Interview: "Wir sind überall"

Programmierbare Schaltungen, kurz FPGAs, sind mehr als nur Werkzeuge, um Chips zu entwickeln: Im Interview spricht Xilinx-CEO Victor Peng über überholte Vorurteile, den Erfolg des Interposers, die 7-nm-Fertigung und darüber, dass nach dem Tape-out der Spaß erst beginnt.

Ein Interview von veröffentlicht am
Xilinx-CEO Victor Peng bei seiner Keynote auf dem XDF
Xilinx-CEO Victor Peng bei seiner Keynote auf dem XDF (Bild: Marc Sauter/Golem.de)

Victor Peng ist CEO von Xilinx, dem weltweit größten Hersteller von programmierbaren Schaltungen, sogenannten Field Programmable Gate Arrays (FPGAs). Xilinx gehörte zu den ersten, die Interposer für mehrere Chips auf einem Package verwendeten, und hat mit den Versal-FPGAs kürzlich einen neuen Ansatz für eine programmierbare Plattform vorgestellt. Wir hatten auf dem Xilinx Developer Forum im kalifornischen San José die Gelegenheit, uns ausführlich mit Peng zu unterhalten.

Inhalt:
  1. Xilinx-CEO Victor Peng im Interview: "Wir sind überall"
  2. 7 nm wird ähnlich langlebig wie 28/16 nm

Golem.de: Sie sind seit Januar 2018 der Chef von Xilinx, wie haben Sie die vergangenen Monate erlebt - gerade mit Blick auf Project Everest alias Versal-FPGAs?

Victor Peng: Es war bis dato eine tolle Zeit - sehr geschäftig, aber großartig! Ich denke, der Übergang lief ziemlich rund, ich danke Moshi [Moshi Gavrielov, Victor Pengs Vorgänger als CEO, Anm. d. Red.] und dem Vorstand dafür. Ich wurde ja erst im April 2017 zum COO und verantwortete somit Marketing und Sales, zudem unterstanden mir Produktentwicklung und R&D. Zuerst COO zu sein und dann CEO war definitiv hilfreich, außerdem hat mich das Team sehr gut unterstützt.

Golem.de: Wie lange war Project Everest in Arbeit - ein solches Design dauert ja üblicherweise mehrere Jahre?

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Peng: Die eigentliche Entwicklungsphase dauerte vier Jahre. Die Herangehensweise an die neue Architektur war eine komplett andere als zuvor, wir haben so gesehen die Teams in unterschiedlichen Gebäuden untergebracht [lacht].

Vor nicht allzu langer Zeit waren die Gruppen für Software und Silizium stärker getrennt, für Project Everest haben alle von Anfang an besonders eng zusammengearbeitet - egal ob Linux, Developer Tools, Debugger und so weiter. Klar ist Infrastruktur nicht sexy, aber sie muss stehen. Ich finde es wahnsinnig befriedigend zu sehen, dass wir nun den formalen Launch hinter uns haben und den Tape-outs [Anm. d. Red.: Übermittlung der Chip-Maske an den Auftragsfertiger] näherkommen, denn da beginnt der Spaß erst richtig [lacht erneut].

Golem.de: Project Everest deckt viele Segmente ab, daher multiple Tape-outs?

Peng: Richtig, wir haben mehrere Chips basierend auf dem gleichen Design. Wir beginnen mit dem größten Chip später in diesem Jahr, denn wir brauchen ein Mindestmaß an Tests, um möglichst keine Fehler doppelt zu machen. Wenn wir das Topmodell im Lab und die Funktionsblöcke geprüft haben, machen wir mit den Tape-outs der kleineren Dies weiter. Das Gleiche gilt auch für das 2.5D-Stacking einiger Ableger [Anm.d.Red.: die Versal-FPGAs unterstützen unter anderem HBM], aber das haben wir nicht explizit erwähnt, weil wir das schon so lange machen. Es ist immerhin bereits die vierte Generation mit bewährter Interposer-Technik.

  • Xilinx-CEO Victor Peng stellt die Versal-FPGAs vor. (Bild: Marc Sauter/Golem.de)
  • Xilinx-CEO Victor Peng stellt die Versal-FPGAs vor. (Bild: Marc Sauter/Golem.de)
  • Xilinx-CEO Victor Peng stellt die Versal-FPGAs vor. (Bild: Marc Sauter/Golem.de)
  • Xilinx-CEO Victor Peng stellt die Versal-FPGAs vor. (Bild: Marc Sauter/Golem.de)
  • Xilinx-CEO Victor Peng stellt die Versal-FPGAs vor. (Bild: Marc Sauter/Golem.de)
  • Xilinx-CEO Victor Peng stellt die Versal-FPGAs vor. (Bild: Marc Sauter/Golem.de)
Xilinx-CEO Victor Peng stellt die Versal-FPGAs vor. (Bild: Marc Sauter/Golem.de)

Golem.de: Gutes Stichwort, die Konkurrenz nutzt Silizium-Brücken, also Intels EMIB statt passive Interposer. Sieht Xilinx keinen Bedarf, sich in diese Richtung zu orientieren?

Peng: Um ehrlich zu sein, erachten wir diese Brücken als nicht wirklich gut skalierbar, zumindest unter der Annahme, dass es mehr als nur einige wenige Dies auf dem Package sind. Dann mag das klappen, aber darüber hinaus steigen die elektrische und mechanische Komplexität rapide an. Wir haben uns das hinsichtlich Kosten und möglicher Probleme sehr genau angeschaut, seit Jahren sind Silizium-Brücken ein wichtiges Thema.

Ein Proof of Concept ist eine Sache, die Serienfertigung eine völlig andere - und ich spreche aus Erfahrung, denn Xilinx hat eine derartige Umsetzung bereits mit 28 nm etabliert [Anm.d.Red.: die Virtex-7 von 2012 kombinieren drei oder vier Dies]. Und wenn ich mich umschaue, dann sind wir nicht die einzigen - auch AMD, Cisco, Nvidia ... alle nutzen Interposer für HBM.

Golem.de: Die Versal-FPGAs mit High Bandwidth Memory sind für 2021 geplant, das ist noch ein bisschen hin ...

Peng: Unsere Virtex UltraScale+ mit 16 nm und HBM v2 gehen erst nächstes Jahr in die Serienfertigung und dann zu unseren Kunden, zudem müssen wir die Roadmap im Blick behalten. Momentan ist die Nachfrage nach HBM v2 extrem hoch, wir wollen aber natürlich keine Technik integrieren, die kurz vor ihrer Ablösung steht.

Auf der zweiten Seite des Interviews spricht Victor Peng über das Fabless-Geschäft, über 7 nm, über Interposer und Xilinx' Neuausrichtung bei der Öffentlichkeitsarbeit.

7 nm wird ähnlich langlebig wie 28/16 nm 
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nopy 07. Okt 2018 / Themenstart

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