DDR4, PCIe, UPI & VROC
Alle drei Die-Varianten nutzen zwei Speichercontroller mit jeweils drei Kanälen - also insgesamt sechs statt vier wie noch bei den Xeon E5/X7 v4. Skylake-SP unterstützt zwei Module pro Kanal mit DDR4-2666-Geschwindigkeit, bisher wurde maximal DDR4-2400 geboten. Mit DIMMs mit nicht flüchtigem 3D-Xpoint-Speicher (Apache Pass) kann erst der Nachfolger, Cascade Lake, umgehen. Die maximale Kapazität pro Sockel mit regulären Riegel beläuft sich auf 1,5 TByte, wenn extrem teure 128-GByte-Sticks verwendet werden, was aber aus verständlichen Gründen kaum ein Hersteller macht.
Bei der PCIe-Gen3-Ausstattung sind das LCC- und das HCC-Die mit insgesamt 48 Lanes versehen, die XCC-Chips haben einen zusätzlichen Root-Komplex mit weiteren 16 Bahnen. Der ist aber für die F-Varianten mit on-Package-Fabric gedacht. Somit muss keine Omni-Path-Karte ins System integriert werden, was die Compute-Dichte steigert und die Kosten verringert. Skylake-SP und Skylake-F passen beide in den Sockel LGA 3647 - so wie auch Knights Landing, nächstes Jahr sollen noch P-Modelle mit einem on-Package-FPGA folgen.
An PCIe geknüpft ist VROC (Virtual Raid on CPU), die am VDM (Volume Management Device) hängen. Das ist ein integrierter Hardware-Raid-Controller, der die Leistung steigern und die Kosten verringern soll. Das klappt auch mit Intel-fremden SSDs, die aber seitens der Hersteller validiert werden und einen Treiber mitbringen müssen. Zumindest bei Skylake-X wie dem Core i9-7900X kosten Schlüssel für Raid 0 und Raid 5 Geld: 100 sowie 250 US-Dollar.
Die Verbindung zwischen Prozessoren in mehreren Sockeln stellt Skylake-SP mittels UPI (Ultra Path Interconnect) her, was auf die bisherigen QPI-Links (Quick Path Interconnect) folgt. Im XCC-Die stecken drei UPIs, in den HCC- und in den LCC-Ablegern aber nur zwei. Bei einem Vier-Sockel-System mit Xeon Gold 5100 bedeutet das einen langsameren Datenaustausch zwischen den Prozessoren verglichen mit den Xeon Gold 6100 und den Xeon Platinum 8100. Wer nach der 7000er-Serie fragt: Die wird durch die Xeon Phi besetzt.
Mit zur Purley-Plattform gehörten neben auf dem CPU-Package integrierten Spannungsreglern (FIVR, Fully Integrated Voltage Regulators) noch der Chipsatz. Der neue Platform Controller Hub heißt Lewisberg und wird in einem 14-nm-Verfahren gefertigt. Er hängt an vier zusätzlichen PCIe-Gen3-Lanes, weshalb die Bandbreite doppelt so hoch ausfällt wie bisher. Die C620-Chips weisen unter anderem 20 PCIe-Gen3-Lanes auf, die TDP beträgt bis zu 26 Watt.
Neu ist Quick Assist Technology (QAT) bei einigen der Modelle, die für Kompression und Kryptografie relevant ist. In den Lewisberg stecken zwei Quark-x86-CPUs, eine für die bekannte Mangement Engine und eine für die hinzugekommene Innovation Engine. Die ist für Mainboard- und Systemhersteller gedacht, die dort eigene Firmware für IPMI-Funktionen aufspielen dürfen. Für Sicherheit zu sorgen, ist Sache der Partner.
Wie sich die Xeon SP verglichen mit AMDs Naples alias Epyc schlagen, war Intel eine eigene Präsentation wert. Passend dazu gab es Popcorn.
| Neuer Cache im Mesh | Xeon gegen AMDs Epyc |
Du warst noch nie in einem Raum, dessen Klimakonzept vom Hausmeister auf der Serviette...
Dann guck Dir mal den Power7 MCM von IBM an: https://www.heise.de/newsticker/meldung/IBM...
Mir fällt da spontan eigentlich nur der SuperMUC in München ein, der mit einer Hei...
Ach sorry, es war bloß eine Anspielung. Natürlich hat das Relevanz.
Andersherum. Die i7 sind beschnitten Xeons.