Xeon E5/E7 v4: Moore's Law gilt - bei entsprechender Auslegung

Intels Broadwell-EP/EX-Chips zeigen eindrucksvoll: Moore's Law ist noch nicht am Ende, zumindest im Server-Segment bei reinen CPUs ohne Grafikeinheit. Der neue 24-Kern-Prozessor mit über 7 Milliarden Transistoren misst geradezu lächerliche 456 mm².

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Wafer mit HCC-24-Kern-Dies in 14FF-Verfahren alias Broadwell-EP/EX
Wafer mit HCC-24-Kern-Dies in 14FF-Verfahren alias Broadwell-EP/EX (Bild: Marc Sauter/Golem.de)

Eine der ältesten Faustregeln der Halbleiter-Branche ist als Moore's Law bekannt: Der Intel-Mitbegründer Gordon Moore hatte festgestellt, dass sich die Anzahl der Transistoren in einem Prozessor alle anderthalb bis zwei Jahre in etwa verdoppelt. Intels neue Broadwell-Server-Chips mit bis zu 24 statt 18 Kernen schaffen das zwar nicht, allerdings verdoppelt sich die Anzahl der Transistoren pro Fläche verglichen mit der Vorgänger-Generation.

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Dieser Sprung ist wenig überraschend: Intel nutzt bei den neuen Xeon E5/E7 v4 alias Broadwell-EP/EX erstmals im oberen Server-Segment das neue 14-nm-FinFET- statt das ältere 22-nm-FinFET-Herstellungsverfahren. Der Fertigungsprozess halbiert Intel zufolge den Platzbedarf einer SRAM-Zelle fast, allerdings skalieren andere Bauteile wie etwa das Speicherinterface längst nicht so gut mit einem feineren Verfahren.

  • Anzahl der Kerne im Vergleich (Diagramm: Golem.de)
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  • Transistor-Anzahl im Vergleich (Diagramm: Golem.de)
  • Packdichte im Vergleich (Diagramm: Golem.de)
  • Broadwell-EP/EX-Wafer mit HCC-Dies mit je 24 Kernen<br>(Foto: Marc Sauter/Golem.de)
Broadwell-EP/EX-Wafer mit HCC-Dies mit je 24 Kernen<br>(Foto: Marc Sauter/Golem.de)

Wie bei der Ivy-Bridge- und Haswell-EP/EX-Generation gibt es erneut drei Dies: Das kleinste mit 10 Kernen bezeichnet Intel als LCC (Low Core Count), das mittlere mit 15 Kernen als MCC (Medium Core Count) und das größte mit 24 Kernen als HCC (High Core Count). Ein Prozessor mit 18 Kernen basiert üblicherweise auf dem HCC-Die, allerdings bietet Intel sogenannte Off-Roadmap-SKUs an. So ist auf Kundenwunsch etwa ein 8-Kerner mit vollen 60 MByte L3-Cache machbar.

Spannend finden wir den zwei Generationen alten 10-Kern-Ivy-Bridge verglichen mit dem aktuellen Broadwell-10-Kerner: Die Packdichte steigt um gut 53 Prozent, trotz gleicher Kernanzahl und identischer Cache-Menge weist das neue Modell rund 300 Millionen zusätzliche Transistoren auf. Die sind durch neue Funktionen wie AVX2 oder die integrierten Spannungsregler zu erklären.

  • Anzahl der Kerne im Vergleich (Diagramm: Golem.de)
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  • Broadwell-EP/EX-Wafer mit HCC-Dies mit je 24 Kernen<br>(Foto: Marc Sauter/Golem.de)
Packdichte im Vergleich (Diagramm: Golem.de)
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Besonders beeindruckt hat uns der neue 15-Kern-Chip verglichen mit dem älteren 12-Kern-Modell: Intels Anordnung der drei zusätzlichen Kerne und der weiteren Logikelemente ist exzellent. Anders ist nicht zu erklären, dass die Chipfläche trotz 4,7 statt 3,84 Milliarden Transistoren von knapp 500 mm² auf kaum mehr als 300 mm² geschrumpft ist. Die Packdichte verdoppelt sich nahezu, und der Broadwell-Chip dürfte recht günstig zu fertigen sein.

Allerdings benötigt Intel die Optimierungen auch, denn die Skylake-EP/EX genannten Xeon E5/E7 v5 verfügen über bis zu 28 statt 24 Kerne, ein sechs- statt vierkanaliges Speicherinterface und werden weiterhin im 14FF-Prozess hergestellt. Da das aktuelle Spitzenmodell eine Chipfläche von 456 mm² aufweist, hat Intel den nötigen Spielraum für den neuen Prozessor.

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Die-Size im Vergleich (Diagramm: Golem.de)

Der dürfte erneut um die 700 mm² messen, was in etwa das wirtschaftlich machbare Fertigungslimit darstellt. Noch größer ist nach aktuellem Stand nur Knights Landing, ein für Beschleunigerkarten gedachter Chip mit ebenfalls 7,2 Milliarden Transistoren. Mit dem für optische Übertragungen vorgesehenen Fabric (Omni Path) sind es gar über 8 Milliarden Transistoren.

Eine Verdopplung der Packdichte oder gar der Transistoren wird Intel mit den Skylake-EP/EX keinesfalls gelingen. Hier gilt die Ansage aus dem Desktop-Segment umso mehr: Statt Tick-Tock heißt es zukünftig Process-Architecture-Optimization, also drei Generationen pro Fertigungsschritt.

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FertigungKerneDie-FlächeTransistorenTransistoren/mm²
Sandy Bridge EP32 nm4295 mm²1,27 Milliarden4,305 Millionen/mm²
Sandy Bridge EP32 nm8435 mm²2,27 Milliarden5,218 Millionen/mm²
Ivy Bridge EP/EX (LCC)22 nm FF6257 mm²1,86 Milliarden7,237 Millionen/mm²
Ivy Bridge EP/EX (MCC)22 nm FF10341 mm²2,89 Milliarden8,475 Millionen/mm²
Ivy Bridge EP/EX (HCC)22 nm FF15541 mm²4,31 Milliarden7,967 Millionen/mm²
Haswell EP/EX (LCC)22 nm FF8354 mm²2,6 Milliarden7,345 Millionen/mm²
Haswell EP/EX (MCC)22 nm FF12492 mm²3,84 Milliarden7,805 Millionen/mm²
Haswell EP/EX (HCC)22 nm FF18662 mm²5,96 Milliarden9,003 Millionen/mm²
Broadwell EP/EX (LCC)14 nm FF10246 mm²3,2 Milliarden13,008 Millionen/mm²
Broadwell EP/EX (MCC)14 nm FF15306 mm24,7 Milliarden15,360 Millionen/mm²
Broadwell EP/EX (HCC)14 nm FF24456 mm²7,2 Milliarden15,790 Millionen/mm²
Intels EP/EX-Modelle im Vergleich


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