Venice & Verano: Die Zen6-Epyc kommen in fünf Varianten
Mit den Zen6-Epyc steigert AMD die Kernanzahl deutlich auf bis zu 256 Kerne pro Sockel, noch deutlicher aber die Speicherbandbreite: Bis zu 1,6 TByte/s sind möglich. Dafür sind bis zu 203 Milliarden Transistoren verbaut. Insgesamt wird AMD Venice in fünf Varianten anbieten – die Chiplet-Architektur macht es möglich. Vorgestellt hat der Hersteller die Prozessoren bei seiner Veranstaltung Advancing AI.
Für die GPU-Blades von Helios kommt Venice-HF zum Einsatz. Hier gibt es 16 Speicherkanäle, die erstmals Multi Rank DIMMs (MRDIMM) mit bis zu 12.800 MT/s unterstützen.
Den 96 mit bis zu 5 GHz taktenden Zen6-Kernen steht dabei im Vergleich zu Nvidias Vera-CPU mit 1,64 TByte/s ein Drittel mehr Speicherbandbreite zur Verfügung. Wie bereits im Golem-Forum vermutet, setzt sich Verano damit deutlich vor Vera.
Venice-HF nutzt Chiplets mit zwölf Zen6-Kernen, was deutlich erkennbar ist: Sie sind wesentlich kleiner als die Zen6c-Chiplets mit 32 Kernen. Die Zen6-Chiplets bringen je 48 MByte L3-Cache mit, die Zen6c-Variante hingegen 128 MByte, beide kommen damit auf 4 MByte pro Kern. Die Prozessoren für klassische Server laufen weiter unter dem Namen Epyc 9006.
Zwei Sockel für unterschiedliche Bedürfnisse
AMD wird die Epyc 9006 für zwei Sockel, SP7 und SP8, anbieten. Letzterer ist dabei kostenoptimiert, Package und IO-Chiplets sind kleiner als bei den SP7-Varianten. Angeboten werden Modelle mit 8 bis 128 Kernen in maximal vier Chiplets und acht Speichercontrollern. Den Maximalausbau mit 256 Kernen, also acht Chiplets und 16 Speichercontrollern, gibt es nur für den Sockel SP7.
Die SP7-Varianten dürfen zudem bis zu 600 W aufnehmen, beim kleineren SP8 sind maximal 400 W erlaubt. Die SP8-Modelle wird AMD erst ab dem ersten Quartal 2027 ausliefern, die größeren Geschwister bereits im vierten Quartal 2026. Auf der Homepage findet sich bereits eine Übersicht über die einzelnen Modelle(öffnet im neuen Fenster).
Variante mit 3D-V-Cache kommt 2027
Ebenfalls für 2027 stellt AMD zwei spezialisierte Varianten in Aussicht. Für Hochleistungsrechner kommen die Epyc 9006X alias Venice-X, bei dem die Compute Chiplets auf 3D-V-Cache gestapelt werden. Den Zen6-Kernen stehen damit bis zu 1.152 MByte L3-Cache zur Seite, zusätzlich zu 1,6 TByte/s Speicherbandbreite. Ihre Zen6-Kerne sollen maximal mit rund 5,15 GHz takten – AMD scheint noch an den finalen Spezifikationen zu arbeiten.
Daneben wurde noch eine Variante für GPU-Server vorgestellt: Die Epyc 9006 LP wurden unter dem Namen Verano entwickelt und sollen insbesondere eine schnelle Anbindung zwischen CPU und GPU bieten. Zudem unterstützen sie, wie Nvidias Vera-CPU, LPDDR5X-Speicher. Allerdings kommen die Epyc 9006 LP auf nur 72 Kerne pro Sockel. Venice-X und Verano sollen ab dem zweiten Quartal 2027 ausgeliefert werden.
Neue CPUs alle zwei Jahre, GPUs im Jahrestakt
Neben den neuen CPUs stellte AMD auch die künftige Prozessor-Roadmap vor: 2028 soll Zen7 alias Florence mit der Matrixerweiterung AI Compute Extensions (Ace) debütieren, für 2030 ist Ravenna geplant. Hier schreibt das Unternehmen lediglich von einer Zen8-Familie und unterteilt nicht mehr in reguläre Kerne und die Dense-Variante. Ob das eine Vereinheitlichung oder im Gegenteil mehr Varianten bedeutet, bleibt abzuwarten.
Bei den GPUs will AMD wie Nvidia jährlich neue Modelle bringen: Die MI500-Serie, die bereits 2027 starten soll, wird AMD nicht nur mit HBM4e ausstatten, sie soll zudem teils optisch vernetzt werden. Dazu gibt es neue Netzwerkhardware und Verano als Host-CPU. Für die MI600 scheint AMD eine vergleichbare CPU mit Zen7-Kernen unter dem Namen Ferrara zu planen.
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