Ubitium UB410: Hochparalleler Prozessor aus Deutschland geht in Produktion
Tausende einfache Prozessorkerne in einem Prozessor, die alles besser können sollen als existierende Architekturen – reflexhaft kommt der Gedanke auf: Haben wir schon oft gesehen, hat bis jetzt nie funktioniert. Doch der Ansatz des Start-ups Ubitium aus Düsseldorf verdient einen genaueren Blick. Die Design-Daten seines ersten Chips hat das im Juni 2024 gegründete Unternehmen bereits im Dezember 2025 im Rahmen des sogenannten Tape-out an Samsung übergeben, wie Ubitium nun mitteilte(öffnet im neuen Fenster).
Im Kern besteht die Architektur, die Mitgründer und CEO Hyun Shin Cho im Interview mit Embedded.com(öffnet im neuen Fenster) beschreibt, aus einfachen 32-Bit-RISC-V-Kernen. Die verfügen über eine ALU (Arithmetic Logic Unit) sowie SRAM als Tightly Coupled Memory und beherrschen Gleitkommaarithmetik.
Jeweils 256 RISC-V-Kerne bilden als 16-x-16-Gitter ein sogenanntes Universal Processing Array (UPA), vier davon einen Kern. Der erste, als UB410 bezeichnete Chip, der in Samsungs 8-nm-Prozess gefertigt wird, enthält vier dieser Kerne und damit 4.096 RISC-V-Kerne.
Grundlegend handelt es sich um eine Datenflussarchitektur – die RISC-V-Kerne in einem UPA können untereinander über ein NoC (Network-on-Chip) kommunizieren. Durch Rekonfiguration kann das UPA zwischen drei Modi umschalten: Es kann als ein Out-of-Order-Kern (kurz OoO, Hintergrund, g+) auftreten, als von GPUs bekannte (g+) SIMT-Einheit (Single Instruction, Multiple Threads) oder Schleifen und SIMD-Anweisungen (Single Instruction, Multiple Data) abbilden.
Die Verteilung der Anweisungen macht den Unterschied
Erreicht wird die Flexibilität durch die Zuordnung von Anweisungen an die einzelnen RISC-V-Kerne. Im SIMT-Modus etwa bearbeitet eine Gruppe von 32 Kernen das gleiche Programm.
Im Schleifenmodus werden die einzelnen Befehle einer Schleife an je einen Kern oder eine Gruppe verteilt. Bearbeitet eine Gruppe einen Befehl, können mehrere Daten parallel verarbeitet werden – das SIMD-Konzept. Indem die Schleife auf mehrere Kerne verteilt wird, lässt sich Pipelining realisieren – jeder Befehl arbeitet mit dem Ergebnis des vorherigen. Da die Kerne direkt kommunizieren können, ist kein Umweg über den Cache erforderlich.
Der eigentliche Clou ist hingegen der OoO-Modus. Er geht eine Schwachstelle hochparalleler Prozessoren an: Vielen Programmen fehlt es an der erforderlichen Parallelität, was zu Ineffizienz führt. Ubitium löst dies, indem ebenfalls wieder eine Sequenz von Befehlen auf mehrere RISC-V-Kerne verteilt wird. Die warten nun, bis die benötigten Eingabedaten bereitgestellt werden. Exakt das Gleiche erledigen die Reservation Stations beim klassischen Tomasulo-Algorithmus.
Genau dies könnte der entscheidende Faktor sein, der bisherigen hochparallelen Architekturen zum Erfolg fehlte.
Der lang gesuchte Schlüssel zum Erfolg?
Bislang sind hochparallele Architekturen, mit Ausnahme von GPUs und Spezialprozessoren etwa für KI, ausnahmslos gescheitert. Den Anspruch, CPUs, GPUs, oft auch DSPs (Digitale Signaprozessoren) und FPGAs (Field Programmable Gate Arrays) zu vereinheitlichen, konnte keine erfüllen. Ubitiums Ansatz sieht hier vielversprechend aus, erkauft seine Flexibilität aber mit ineffizienterer Flächennutzung. Ob die Rechnung dennoch aufgeht, wird der erste Chip zeigen.
Für dessen Entwicklung konnte das Start-up bislang 3,7 Millionen Euro einsammeln, mit weiterem Geld soll im Laufe des Jahres das Tape-out eines weiteren Chips erfolgen. Die Serienfertigung soll dann 2027 starten.
Laut Ubitium gebe es großes Interesse, insbesondere für die Verarbeitung von Radar- und Lidar-Daten. Hier würden aktuell hauptsächlich GPUs genutzt, allerdings recht ineffizient, so CEO Cho zu Embedded.com. Ubitium könne die erforderliche Parallelität für die digitale Signalverarbeitung bieten und gleichzeitig effizient KI-Modelle abbilden. Dabei wird nur ein Software-Stack genutzt, verschiedene Entwicklungsteams entfallen.
Die erste Generation ist ein kleiner Chip
Der Chip UB410 soll auf eine KI-Rechenleistung von 25 bis 30 TOPS bei ungenanntem Datentyp kommen. Die Gleitkommarechenleistung soll bei mindestens 12 TFlops, mutmaßlich 32 Bit (FP32), liegen. Die Leistungsaufnahme soll dabei unter 5 Watt liegen, bis zu 64 GByte LPDDR5-Speicher sollen sich anbinden lassen.
Durch die Nutzung von RISC-V-Kernen kann bestehende Software leicht portiert werden. Die entscheidende Frage ist, wie gut Ubitiums Parallelitätsmodi funktionieren. Laut CEO Cho lege das Start-up seinen Fokus daher stark auf Software.
Aufbau auf altem Konzept
Ubitium greift mit seinem Design Konzepte von Pact XPP auf, dessen gleichnamige Architektur 2000 vorgestellt wurde. Dabei handelt es sich ebenfalls um ein rekonfigurierbares Prozessor-Design mit Datenflussarchitektur, das allerdings eher an das Konzept von Flow Computing erinnert. Eine ältere Präsentation (PDF)(öffnet im neuen Fenster) zeigt, dass Pact XPP zwei verschiedene Arten von Kernen für sequenziellen und parallelen Code nutzte.
Die Kerne für parallele Verarbeitung, als XPP-Array bezeichnet, nutzten VLIW (Very Long Instruction Word). VLIW-Architekturen erwiesen sich als problematisch, da der Compiler die Arbeit übernehmen muss, welche die OoO-Logik zur Laufzeit erledigt. Praktisch funktionierte das in vielen Anwendungsfällen nicht gut, woran etwa Intels Itanium scheiterte.
Martin Vorbach, der Gründer von Pact XPP, ist CTO bei Ubitium – er ist einer von drei Gründern. Der dritte neben Vorbach und CEO Cho, Peter Weber, ist ein alter Weggefährte von Vorbach – der einst wegen ausstehender Honorare gegen Pact XPP klagte (Unterlagen zum Berufungsverfahren, PDF(öffnet im neuen Fenster)).