Telum für Mainframes: IBMs 5-GHz-Chip nutzt virtuelle Caches

Echtzeitabwehr gegen Betrug bei Transaktionen: Mit der Telum-CPU bringt IBM künstliche Intelligenz im Doppelpack-Aufbau in den Mainframe.

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Telum-CPU für Z-Mainframes
Telum-CPU für Z-Mainframes (Bild: IBM)

IBM hat den Telum vorgestellt, einen für Mainframes gedachten Prozessor. Der Chip soll in künftigen Z-Systemen stecken und dort helfen, dass beispielsweise bei Finanztransaktionen kein Betrug passiert - indem dieser quasi in Echtzeit entdeckt wird.

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Telum alias z16 folgt auf den z15, wobei der interne Aufbau der beiden CPUs und des darauf basierenden Mainframes stark abweicht. Die generelle Performance pro Sockel soll um 40 Prozent steigen, hinzu kommt sehr leistungsstarke Hardware für künstliche Intelligenz.

Während der z15 noch in Globalfoundries' 14HP-Verfahren produziert wurde, entsteht der Telum mit einem speziellen Bulk-Node namens 7HPP bei Samsung. Der Chip misst 530 mm² und weist 22,5 Milliarden Transistoren auf; es werden 17 Metall-Layer zum Verschalten der Transistoren und zur Stromversorgung benötigt.

Dual-Chip-Modul mit gigantischem L2-Cache

Mit acht statt zwölf Kernen hat der Telum deutlich weniger Ressourcen zur Verfügung als der z15, allerdings koppelt IBM zwei der CPUs auf einem Package (Dual Chip Module, DCM) pro Sockel mit einem 224 GByte/s flotten Bus. Jeder CPU-Kern mit Out-of-Order-Ausführung läuft mit einem Basistakt von 5,2 GHz. Pro Core gibt es zwei Sprungvorhersagen und er nutzt SMT2 für zwei Threads.

  • Telum-CPU für Z-Mainframes (Bild: IBM)
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Ungewöhnlich ist das Cache-Design: Der L2-Puffer kann mit 32 MByte pro Kern immense Mengen an Daten lokal vorhalten, er weist eine Zugriffszeit von sehr geringen 19 Zyklen auf. Physische L3/L4-Caches gibt es nicht, diese werden virtuell gebildet.

Damit das klappt, hat IBM einen doppelten Ringbus entwickelt, der die L2-Caches mit einer Transferrate von 320 GByte/s verbindet. So kann IBM bis zu 512 MByte an L3 pro Sockel und bis zu 2 GByte an L4 pro Drawer (acht Chips in vier Sockeln) bilden, das Maximum sind 8 GByte für eine 32-Chip-Konfiguration mit vier Drawern für ein Mainframe-System. Nach dem L3 folgt der System-RAM, hier wird DDR5-Speicher unterstützt.

Neu ist ein Beschleuniger für künstliche Intelligenz, der Inferencing ausführt und auf den alle CPU-Kerne zugreifen können. Der On-Chip-Accelerator schafft über 6 Teraflops bei FP16-Genauigkeit, er ist auf Matrix-Multiplikationen ausgelegt. Der Beschleuniger wird über ONNX (Open Neural Network Exchange) und IBMs eigenen Compiler angesprochen, womit sich Modelle importieren lassen. Als Beispiel wurde gemeinsam mit einer großen Bank ein solches entwickelt, um Kreditkartenbetrug zu erkennen.

Erste Z-Systeme mit den Telum-Chips erwartet IBM im ersten Halbjahr 2022.

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