Tegra Parker: Nvidia spricht über den doppelten Spiderman
Weg von Tablets und Konsolen: Der Tegra (Peter) Parker sei voll für autonome Autos ausgelegt. Daher setzt Nvidia auf die eigene Pascal-GPU-Architektur und erneut auf ungewöhnliche CPU-Kerne.
Nvidia hat auf der Hot Chips weitere Einzelheiten zum Parker-Chip bekanntgegeben, der vor einigen Monaten im Januar 2016 erstmals angekündigt wurde. Der Codename ist abgeleitet von Peter Parker (Spiderman). Der Vorgänger - Tegra X1 - heißt intern Erista, wie der Sohn von Logan. Den dürften die meisten als Wolverine kennen, was der Codename des Tegra K1 ist.
Beim Tegra Parker legte Nvidia Wert auf eine hohe Singlethread-Leistung und viele Kerne. Daher besteht der Chip aus zwei Denver v2 und vier Cortex A57, also insgesamt sechs Kernen. Die beiden Denver v2 basieren auf einem In-Order-Design mit relativ engem Frontend, können aber per dynamischer Befehlsübersetzung aus ARM- einen eigenen, nativen Nvidia-Code generieren. Einmal decodiert, landen die Daten in einem µOp-Cache im lokalen RAM, aus dem Denver den Code lädt, sollte er erneut benötigt werden.
Generell fallen die L1I- und L1D-Caches (128 KByte + 64 KByte) sowie der L2-Puffer (2.048 KByte) für zwei Kerne ziemlich groß aus. Die vier Cortex A57 sind mit 48+32 sowie 2.048 KByte 'klassisch' ausgestattet. Die beiden Cluster sind kohärent, was Nvidia durch einen proprietären Interconnect bewerkstelligt. Zumindest in SpecInt soll der CPU-Komplex von Parker mehr als doppelt so schnell rechnen wie ein Snapdragon 820 - bei wohl höherer TDP.
Schnellere iGPU und mehr Bandbreite
Mit im Chip stecken 256 Shader-Einheiten auf Basis der Pascal-Architektur. Damit diese und der CPU-Komplex genug Daten erhalten, fällt das Speichersubsystem umfangreich aus. Parker wird als Doppel im Drive PX2 eingesetzt, so nennt Nvidia seine aktuelle Automotive-Plattform. Der neue Tegra verfügt über ein 128-Bit-Interface, was mit LPDDR4-3200 arbeitet und eine Fehlerkorrektur (ECC) seitens des Speichercontrollers unterstützt.
Parker kann ein Dutzend Kameras und drei Displays mit 4K bei 60 Hz ansteuern, Videoinhalte werden in 2160p60 decodiert wie encodiert. Hinzu kommen Punkte wie eine Hardwarevirtualisierung, eine Unterstützung für Ethernet-AVB und ein doppelter CAN-Bus, was für Automotive von Relevanz ist. Wie ein Blockdiagramm zeigt, lässt Nvidia beim Drive PX2 zwei Parker und zwei Pascal-GPUs per je vier PCIe-3.0-Lanes via Switch kommunizieren.
Da jeder Tegra auf 1,5 Teraflops bei halber Genauigkeit (FP16) und das komplette Drive PX2 auf 8 Teraflops kommen soll, müssen die beiden GPUs zusammen etwa 5 Teraflops liefern. Da sie überdies je ein 128 Bit breites Interface nutzen, sind zwei der bisher nicht angekündigten GP107-Chips denkbar. Die sollen im 14LPP-Verfahren bei Samsung produziert werden, wohingegen die Parker-Tegras bei der TSMC in einem 16FF-Prozess (16FFC?) hergestellt werden.
Auf die Frage, ob Parker abseits von Automotive für AR/VR eingesetzt werde, antwortete Nvidia mit einem knappen Ja. Nintendos NX war kein Thema.
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Scheint leider zu stimmen. Allerdings gibt es eventuell das K1 nochmal zu kaufen wenn...
2016, u.a. Volvo.