Packages bis auf Wafer-Größe
Neben der Halbleiterfertigung ist Advanced Packaging seit Jahren einer der wichtigsten Treiber des Fortschritts in der Branche. Wichtigste Plattform für besonders große Chips bleibt für TSMC Cowos (Chip on Wafer on Substrate). Hier will TSMC bis 2028 auf die 14-fache Maskengröße (Reticle Size) von 858 mm2 kommen. Damit sollen sich zwölf Chiplets und 20 HBM5-Dies zu einem Chip zusammenfassen lassen. 2029 sollen dann vier weitere HBM-Stacks auf den Interposer passen.
Für Chips in Wafer-Größe will TSMC 2029 zudem Sow-X (System on Wafer) anbieten. Mit dieser Weiterentwicklung von Cowos-S mit Silizium-Interposer soll mehr als die 40-fache Maskengröße möglich werden. Hier sieht TSMC bis zu 64 HBM-Stacks verbaut. Entwickelt hatte TSMC Sow ursprünglich für Teslas Dojo. Als allgemein verfügbarer Packaging-Prozess wurde es bereits 2024 angekündigt(öffnet im neuen Fenster), damals allerdings noch mit 2027 als Starttermin – daraus wurde mittlerweile 2029.
Mit Sow-x können Soic-Chips aufgestapelt werden, was die Integrationsdichte weiter erhöht. Mit Soic (Silicon on Integrated Circuit) stapelt TSMC Silizium-Dies, ab 2029 soll das Verfahren auch für im A14-Prozess gefertigte Chips angeboten werden. Zwei gestapelte A14-Dies sollen eine 80 Prozent höhere Verbindungsdichte erreichen als mit N2-Dies möglich.
Silicon Photonics kommt auf den Interposer
Auch bei Coupe (Compact Universal Photonic Engine), TSMCs Silicon-Photonics-Prozess, gibt es Neuigkeiten: 2026 sollen die Transceiver-Chips ins Package integriert werden. TSMC nutzt hier Mikroringmodulatoren mit einer Datenrate von 200 GBit/s.
Nvidia nutzt Coupe für seine Spectrum-X Photonics Switches. Als nächster Schritt ist die Integration der Transceiver in den Interposer geplant, was Energiebedarf und Latenz weiter reduzieren soll.
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