Tape-out: Erstes RISC-V-SoC mit 5-nm-Technik ist fertig

Der Testchip von SiFive für TSMCs N5-Verfahren enthält einen kleinen RISC-V-Kern und ein Interface für sehr schnellen HBM3-Stapelspeicher.

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Symbolisierter Chip mit diversen IP-Blöcken
Symbolisierter Chip mit diversen IP-Blöcken (Bild: OpenFive)

Nachdem Hersteller wie Apple und Qualcomm bereits mit ARM-basierten Prozessoren mit 5-nm-Technik vorgelegt haben, zieht SiFive mit einem RISC-V-Design nach: Ein erstes SoC mit diversen Funktionsblöcken hat sein Tape-out erreicht, daher startet nun die Fertigung des Testchips bei TSMC in dessen N5-Verfahren.

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Das Design stammt von Openfive, der Custom-Silicon-Unit von SiFive. Die Idee dieser Einheit ist dieselbe wie bei AMDs Semi-Custom-Unit, welche die SoCs für mehrere Playstation- und Xbox-Konsolen entworfen hat: Kunden wählen IP-Blöcke und ändern oder erweitern diese so, dass am Ende ein Chip herauskommt, der den eigenen Ansprüchen entspricht.

Im Falle des SoCs von SiFive handelt es sich um die Kombination aus einem E76-Kern, einem Subsystem für HBM3-Stapelspeicher und einem Chiplet-Interface. Der E76 ist ein RV32IMAFBC, also ein 32-Bit-Core mit Integer- und Gleitkomma-Recheneinheiten. Das HBM3-Interface mit Controller und Phy soll bis zu 7,2 GBit/s erreichen, was deutlich mehr ist, als HBM2E mit bis zu 3,6 GBit/s bisher schafft.

Chiplets mit RISC-V

Mit dem D2D, also dem Die-to-Die-Interface, werden Chiplets mit RISC-V-Basis per Interposer verbunden. Der HBM3-Stapelspeicher nutzt dieses Prinzip bereits, weshalb hiermit der Proof of Concept für 2.5D-Packaging mit dem Testchip umgesetzt wurde.

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SiFive zufolge soll der fertige 5-nm-Testchip im laufenden zweiten Quartal 2021 von TSMC zurückkommen. Als künftige Plattformen werden Edge-AI (künstliche Intelligenz), HPC (High Performance Computing), Netzwerk und Storage genannt.

RISC-V wird bisher unter anderem bei 5G-Modems, als Embedded-Security-Controller in Nvidia-GPUs (Peregrine) oder Qualcomm-SoCs eingesetzt, auch SSD-Controller von Seagate und Western Digital nutzen diese ISA. Mehr Informationen zur offenen Befehlssatzarchitektur haben wir in unserem ausführlichen Hintergrundartikel 'Wieso RISC-V sich durchsetzen wird' zusammengefasst.

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