SweRV: Western Digital legt eigene RISC-V-Designs offen

Festplattenhersteller Western Digital hat Ende vergangenen Jahres mit SweRV den ersten eigenen RISC-V-Kern vorgestellt. Nun hat das Unternehmen auch seine Designs dafür auf Github offengelegt. Die Software zur Validierung ist ebenfalls Open Source.

Artikel veröffentlicht am 28. Januar 2019, 10:15 Uhr, Sebastian Grüner

Western Digital hat seine RISC-V-Designs veröffentlicht. (Bild: Quintin Lin/Flickr.com/CC-BY-SA 2.0)

Die Hardwarebeschreibung der SSD-Controller SweRV von Western Digital ist nun als Open Source verfügbar. Die Controller hatte das Unternehmen erstmals Ende vergangenen Jahres vorgestellt. Diese basieren künftig nicht mehr wie bisher auf dem ARM-Befehlssatz vom gleichnamigen Hersteller, sondern setzen auf den freien CPU-Befehlssatz RISC-V. Wohl ganz im Sinne der Open-Source-Kooperation der RISC-V-Mitglieder sind nun auch die eigentlichen Chips von Western Digital Open Source beziehungsweise eben Open Hardware.

Bei den nun verfügbaren Designs handelt es sich um ein 32-Bit-Design nach dem RV32I-Standard. Laut der Dokumentation von Western Digital werden zudem eine Multiplikator-Einheit sowie komprimierte Befehle unterstützt. Hinzu kommen einige weitere standardisierte Register (CSR), die Möglichkeit zum kohärenten Laden von Befehlen sowie eine Branch-Prediction-Einheit.

Details zum konkreten Aufbau, der neunstufigen Pipeline, dem Speicherlayout und vielen weiteren Einzelheiten der SweRV hat Western Digital in der ausführlichen Dokumentation der Chips bereitgestellt, die ebenfalls als Teil des Open-Source-Pakets verteilt wird. Zusätzlich zu der Hardwarebeschreibung der Chips liefert der Hersteller mit dem SweRV Instruction Set Simulator (ISS) auch Code zum Verifizieren des Designs unter einer Open-Source-Lizenz aus.

Neben Western Digital setzen auch Intel und Samsung auf einen eigenen Controller. Western Digital hat schon im Jahr 2017 angekündigt, künftig auf eigene Modelle mit RISC-V zu setzen, statt diese wie bisher zuzukaufen. Intel investiert zusätzlich dazu massiv in Sifive, die RISC-V-Designs erstellen. Auch Samsung arbeitet wohl bereits an Designs auf Grundlage des freien Befehlssatzes.