Kleiner High Bandwidth Memory

Der neue Speicherstandard High Bandwidth Memory besteht anders als GDDR5 nicht aus einem einzelnen Chip, sondern aus gestapelten Siliziumplättchen. Statt diese aber wie Flash-Dies mit hauchdünnen Drähten mit dem Substrat zu verbinden, sind die Plättchen durchlöchert und von einer Art Metallstreben durchzogen. Diese Technik nennt sich TSV, was für Through Silicon Vertical Interconnect Access steht, zu Deutsch Silizium-Durchkontaktierung.

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Jeder DRAM-Chip des High Bandwidth Memory ist mehrere Hundert Mikrometer dünn - wäre er dicker, würden die Through Silicon Vias nicht funktionieren. Die Kanäle für die spätere Silizium-Durchkontaktierung mittels Kupfer messen inklusive Sicherheitszone fünf bis zehn Mikrometer, das ist weniger als ein Zwanzigstel eines menschlichen Kopfhaares.

  • 3D-Stacking mit DRAM auf dem SoC und 2,5D-Stacking mit DRAM und SoC auf einem Interposer (Bild: AMD)
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  • Aus planaren Zellen werden mit 3D-NAND-Flash gestapelte Zylinder. (Bild: Samsung)
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  • Wire Bonding und Through Silicon Vias (Bild: AMD)
  • Through Silicon Vias im Detail (Bild: AMD)
  • Through Silicon Vias sind viel dünner als menschliche Haare. (Bild: AMD)
  • Die beiden bisherigen HBM-Generationen im Überblick (Bild: SK Hynix)
  • Die erste HBM-Generation im Vergleich mit DDR3 und GDDR5 (Bild: SK Hynix)
  • Die erste HBM-Generation besteht aus vier DRAM-Chips mit je zwei 128-Bit-Kanälen. (Bild: SK Hynix)
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  • Ein Hybrid Memory Cube (Bild: Micron)
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  • 1-GBit-Dies eines Hybrid Memory Cube (Bild: Micron)
  • Die Logikschicht ist beim Hybrid Memory Cube obligatorisch. (Bild: Micron)
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  • Knights Landing soll 2015 erscheinen. (Bild: Intel)
  • Knights Landing bietet 16 GByte HMC-Speicher mit 480 GByte/s. (Bild: Intel)
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  • Unter dem A7-Deckel sitzen ein DRAM-Chip und das SoC. (Bild: iFixit)
  • (LP)DDR4 und Stapelspeicher gehört die Zukunft. (Bild: Jedec)
  • Größenvergleich von DDR4 und HBM (Bild: SK Hynix)
Wire Bonding und Through Silicon Vias (Bild: AMD)

Die aktuelle HBM-Version von Hynix sieht Stapel aus vier DRAM-Siliziumplättchen und einem optionalen Steuerchip vor, die durch Lotkügelchen miteinander verbunden und von TSVs durchzogen sind. Jedes Die verfügt über zwei Speicherkanäle mit 128 Bit Breite, was ein 1.024-Bit-Interface ergibt. Ein derart breiter Bus ist mit GDDR5-Speicher zwar möglich, würde eine damit ausgestattete Grafikkarte aber sehr teuer in der Produktion machen. Durch die komplexe Platine wäre zudem die Leistungsaufnahme enorm.

Der Trick bei High Bandwidth Memory ähnelt dem On-Package I/O von Intels EDRAM: Die Speicherstapel sitzen gemeinsam mit der GPU auf einem Interposer und sind kaum mehr als einen Millimeter vom Grafikprozessor entfernt. Wären die einzelnen DRAM-Siliziumplättchen mit Drähten versehen in einem Package untergebracht, sie würden zu viel Platz einnehmen.

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Die TSVs machen die 1.024 Datenleitungen durch die sehr kurzen Signalwege zur GPU hin erst möglich, ohne die Platinenkomplexität oder den Strombedarf zu erhöhen. Besser noch: Zwar muss der Speichercontroller im Grafikprozessor für High Bandwidth Memory neu entwickelt werden, er ist aber kleiner und deutlich sparsamer als ein GDDR5-Controller.

Aber bietet High Bandwidth Memory auch höhere Datentransferraten als GDDR-Speicher oder ist er nur effizienter?

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 Was bei GDDR5 schiefläuftHBM nicht nur für Grafikkarten 
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Moosbuckel 23. Dez 2014

ebenfalls ein danke von mir

Anonymer Nutzer 19. Dez 2014

Soll er ruhig,wenn er dafür 4 Terabyte zwischenspeichern kann.^^

Dai 18. Dez 2014

Golem hat sich vielleicht etwas ungeschickt ausgedrückt im Grunde ist Hearthstone aber...

ms (Golem.de) 18. Dez 2014

Das Package-Substrat ist idR FR4, der Interposer drüber aus Silizium.



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