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Vier gestapelte Dies eines Speicherchips für einen Hybrid Memory Cube
Vier gestapelte Dies eines Speicherchips für einen Hybrid Memory Cube (Bild: Micron)

Geschichtete Speicherzylinder

Bisher gingen Flash-Hersteller wie Samsung zwei Wege, um mehr Daten pro Siliziumplättchen unterbringen zu können: kleinere Speicherzellen oder solche, die mehr Informationen speichern. Mit beiden Techniken werden die Speicherzellen allerdings fehleranfälliger. Durch eine sinkende Fertigungsgröße verringert sich die Anzahl der Lese- und Schreibzyklen, da die Zellen beispielsweise durch Elektronenmigration Schaden nehmen.

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Ungeachtet der Fertigung gibt es Zellen, die ein, zwei oder drei Bits speichern. Die Hersteller nennen diese Single-Level-, Multi-Level- und Triple-Level-Cells. Umgerechnet entspricht dies zwei (SLC), vier (MLC) und acht (TLC) Spannungszuständen. Bei Triple-Level-Cells ist die Belastung der Zelle durch Lese- und Schreibzyklen deutlich höher, weswegen der SSD-Controller die Zugriffe sehr gut verteilen muss, um Schäden zu verhindern. Dafür ermöglichen TLCs Siliziumplättchen mit deutlich mehr Speicherinformationen.

  • 3D-Stacking mit DRAM auf dem SoC und 2,5D-Stacking mit DRAM und SoC auf einem Interposer (Bild: AMD)
  • Samsung 850 Evo mit 1 TByte und 512 GByte (Bild: Anandtech)
  • Aus planaren Zellen werden mit 3D-NAND-Flash gestapelte Zylinder. (Bild: Samsung)
  • In der 850 Pro/Evo sind 32 Zellschichten gestapelt. (Bild: Samsung)
  • Ein 3D-NAND-Flash-Siliziumplättchen (Bild: Samsung)
  • Eine Radeon R9 290X mit 512 Bit Interface und 16 GDDR5-Bausteinen (Bild: Techpowerup)
  • Eine Core i7-4570R mit EDRAM auf dem gleichen Träger (Bild: iFixit)
  • Wire Bonding und Through Silicon Vias (Bild: AMD)
  • Through Silicon Vias im Detail (Bild: AMD)
  • Through Silicon Vias sind viel dünner als menschliche Haare. (Bild: AMD)
  • Die beiden bisherigen HBM-Generationen im Überblick (Bild: SK Hynix)
  • Die erste HBM-Generation im Vergleich mit DDR3 und GDDR5 (Bild: SK Hynix)
  • Die erste HBM-Generation besteht aus vier DRAM-Chips mit je zwei 128-Bit-Kanälen. (Bild: SK Hynix)
  • Mockup einer Platine ohne echten Pascal-Chip oder HBM (Bild: Nvidia)
  • Ein Hybrid Memory Cube (Bild: Micron)
  • Aufbau und Verbindung eines Hybrid Memory Cube (Bild: Micron)
  • 1-GBit-Dies eines Hybrid Memory Cube (Bild: Micron)
  • Die Logikschicht ist beim Hybrid Memory Cube obligatorisch. (Bild: Micron)
  • Die fünf Schichten eines Hybrid Memory Cube (Bild: Micron)
  • Knights Landing soll 2015 erscheinen. (Bild: Intel)
  • Knights Landing bietet 16 GByte HMC-Speicher mit 480 GByte/s. (Bild: Intel)
  • Ohne die kompakte Platine müsste der Akku kleiner sein. (Bild: iFixit)
  • Unter dem A7-Deckel sitzen ein DRAM-Chip und das SoC. (Bild: iFixit)
  • (LP)DDR4 und Stapelspeicher gehört die Zukunft. (Bild: Jedec)
  • Größenvergleich von DDR4 und HBM (Bild: SK Hynix)
Aus planaren Zellen werden mit 3D-NAND-Flash gestapelte Zylinder. (Bild: Samsung)

Um die Kapazität weiter zu steigern, hat unter anderem Samsung begonnen, die zylinderförmigen Zellen zu stapeln - ein Die besteht so gesehen aus vielen eng gepackten Pringles-Dosen. Bei der 850 Pro schichtet der Hersteller 32 Lagen aus Multi-Level-Cells übereinander, bei der 850 Evo besteht die gleiche Anzahl von Schichten aus Triple-Level-Cells. Ein Siliziumplättchen speichert 128 statt 86 GBit, was 16 und knapp 11 GByte entspricht. Intel hat bereits gestapelte TLCs mit 32 und 48 GByte angekündigt, künftig möchten beide Hersteller 128-GByte-Dies fertigen.

In der Praxis bedeutet TLC statt MLC bei der 850 Pro eine Garantiedauer von zehn und bei der 850 Evo eine von nur fünf Jahren. Samsung geht also davon aus, dass die Multi-Level-Cells doppelt so lange durchhalten wie die Zellen mit drei Bits. Weil die Lebensdauer der Triple-Level-Cells geringer ist, gibt es einen größeren, Over Provisioning genannten Bereich, in dem der SSD-Controller Daten unterbringt, wenn Flash-Zellen ausfallen.

  • 3D-Stacking mit DRAM auf dem SoC und 2,5D-Stacking mit DRAM und SoC auf einem Interposer (Bild: AMD)
  • Samsung 850 Evo mit 1 TByte und 512 GByte (Bild: Anandtech)
  • Aus planaren Zellen werden mit 3D-NAND-Flash gestapelte Zylinder. (Bild: Samsung)
  • In der 850 Pro/Evo sind 32 Zellschichten gestapelt. (Bild: Samsung)
  • Ein 3D-NAND-Flash-Siliziumplättchen (Bild: Samsung)
  • Eine Radeon R9 290X mit 512 Bit Interface und 16 GDDR5-Bausteinen (Bild: Techpowerup)
  • Eine Core i7-4570R mit EDRAM auf dem gleichen Träger (Bild: iFixit)
  • Wire Bonding und Through Silicon Vias (Bild: AMD)
  • Through Silicon Vias im Detail (Bild: AMD)
  • Through Silicon Vias sind viel dünner als menschliche Haare. (Bild: AMD)
  • Die beiden bisherigen HBM-Generationen im Überblick (Bild: SK Hynix)
  • Die erste HBM-Generation im Vergleich mit DDR3 und GDDR5 (Bild: SK Hynix)
  • Die erste HBM-Generation besteht aus vier DRAM-Chips mit je zwei 128-Bit-Kanälen. (Bild: SK Hynix)
  • Mockup einer Platine ohne echten Pascal-Chip oder HBM (Bild: Nvidia)
  • Ein Hybrid Memory Cube (Bild: Micron)
  • Aufbau und Verbindung eines Hybrid Memory Cube (Bild: Micron)
  • 1-GBit-Dies eines Hybrid Memory Cube (Bild: Micron)
  • Die Logikschicht ist beim Hybrid Memory Cube obligatorisch. (Bild: Micron)
  • Die fünf Schichten eines Hybrid Memory Cube (Bild: Micron)
  • Knights Landing soll 2015 erscheinen. (Bild: Intel)
  • Knights Landing bietet 16 GByte HMC-Speicher mit 480 GByte/s. (Bild: Intel)
  • Ohne die kompakte Platine müsste der Akku kleiner sein. (Bild: iFixit)
  • Unter dem A7-Deckel sitzen ein DRAM-Chip und das SoC. (Bild: iFixit)
  • (LP)DDR4 und Stapelspeicher gehört die Zukunft. (Bild: Jedec)
  • Größenvergleich von DDR4 und HBM (Bild: SK Hynix)
In der 850 Pro/Evo sind 32 Zellschichten gestapelt. (Bild: Samsung)

Beim 1.024-GByte-Modell der 850 Pro sind physisch 1.032 GByte vorhanden, also 8 GByte zusätzlich. Dieser für den Nutzer nicht verfügbare Speicherplatz wird als Sicherheitspuffer verwendet, macht aber nur drei der zehn Prozent des Over Provisioning aus. Bei der 850 Evo hingegen summieren sich die Chipgehäuse zu einer Kapazität von 1.024 GByte.

Voreingestellt sind ebenfalls 10 Prozent Over Provisioning, um die fehleranfälligeren TLCs abzufedern. Die effektive Kapazität ist zugunsten der Lebensdauer reduziert. Der Langzeittest von Techreport zeigt jedoch, dass mehrere GByte Puffer kaum genutzt werden, sondern nur einige Hundert MByte.

Keinen Sicherheitsbereich, dafür aber enorme Geschwindigkeit, die selbst einer PCIe-SSD meilenweit überlegen ist, gibt es beim GDDR5-Videospeicher für Grafikkarten. Die etablierte Technik leidet aber unter vielen Problemen und ist daher nicht mehr zukunftssicher - ein Nachfolger muss her.

 Stacked Memory: Lecker, Stapelchips!Was bei GDDR5 schiefläuft 

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Moosbuckel 23. Dez 2014

ebenfalls ein danke von mir

Anonymer Nutzer 19. Dez 2014

Soll er ruhig,wenn er dafür 4 Terabyte zwischenspeichern kann.^^

Dai 18. Dez 2014

Golem hat sich vielleicht etwas ungeschickt ausgedrückt im Grunde ist Hearthstone aber...

ms (Golem.de) 18. Dez 2014

Das Package-Substrat ist idR FR4, der Interposer drüber aus Silizium.

Ach 18. Dez 2014

Da kommt ja wieder sowas wie ne handfeste Aufbruchstimmung auf. Rein geometrisch gesehen...



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