SMIC N+3: Chinas Halbleiterfertigung nähert sich 5-nm-Prozess
Verfügt die Volksrepublik China bereits über einen 5-nm-Prozess? Regelmäßig finden sich Berichte dazu, der Halbleiterhersteller SMIC behauptet, auf diesem Niveau fertigen zu können . Mittlerweile gibt es verlässliche Daten: Die Experten von Techinsights haben das Kirin 9030 SoC (System-on-Chip) aus Huaweis Mate 80 Pro Max untersucht(öffnet im neuen Fenster) . Sie haben eine neue, N+3 genannte Variante des 7-nm-Prozesses gefunden, welche eine deutlich höhere Transistordichte erreicht als der Vorgänger N+2.
Techinsights schätzt, dass SMIC mit N+3 rund 120 Millionen Transistoren pro mm 2 (MTr/mm 2 ) erreicht. Gegenüber dem Vorgänger ist das zwar ein Plus von rund 22 Prozent. Der Prozess liegt dennoch deutlich hinter 5-nm-Prozessen von TSMC und Samsung, für die 145 und 134 MTr/mm 2 angegeben werden. Einige Designparameter aber kommen bereits in für 5-nm-Prozesse gebräuchliche Dimensionen – und das ohne die Nutzung von EUV-Belichtern.
Insbesondere die ersten Leiterebenen verkleinerte SMIC wohl aggressiv: Für M0 gibt Techinsights Abstände (Pitches) von etwa 30 nm an, für M2 38 nm. Bei N+2 arbeitete SMIC mit 42 nm, TSMC beschränkte sich beim ebenfalls noch mit DUV-Immersionslithografie gefertigten N7 auf 40 nm. Die sind noch wirtschaftlich machbar.
SMICs deutlich enger gepackte Leiter machen allerdings auch hier komplexe Vierfachstrukturierung ( Self-aligned Quadruple Patterning, SAQP, g+ ) erforderlich. Dass die genutzt wird, halten die Experten von Techinsights anhand der im Chip gefundenen Strukturen für gesichert. TSMC hatte sich bei den Leitern im N7-Prozess auf die einfachere Doppelstrukturierung (Self-aligned Double Patterning, SADP) beschränkt(öffnet im neuen Fenster) . SAQP nutzt das Unternehmen nur für die Transistor-Fins.
Überarbeitetes Zelldesign
Darüber hinaus überarbeitete SMIC laut Techinsights den Fertigungsprozess der Transistoren. So erfolgt die Trennung (Cuts) der einzelnen Zellen nach Herstellung der Gate-Kontakte (post-RMG gate-cut), was etwas kompaktere Standard- und SRAM-Zellen ermöglicht.
Hier kommt SMIC nun auf 228 nm (Logik), die SRAM-Standardzellen sind mit 224 nm minimal kleiner. Das ist zwar eine Reduzierung um fünf Prozent, aber ein deutlicher Abstand zu den 210 und 216 nm, die TSMC und Samsung bei ihren ersten 5-nm-Prozessen erreichten. Auch die Abstände der Gate-Kontakte sind deutlich größer, wie die Tabelle unten zeigt.
| SMIC N+3 | SMIC N+2 | TSMC N7 | TSMC N5 | Samsung 5LPE | |
|---|---|---|---|---|---|
| CPP, nm | 57 | 63 | 57 | 51 | 54 |
| M0 Pitch, nm | 30 | 42 | 40 | 28 | 36 |
| M1-3 Pitch, nm | 38 | 42 | 40 | 35 | 36 |
| Fin Pitch | 32 | ? | 30 | ? | 27 |
| Zellhöhe Logik, nm | 228 | 250 | 240 | 210 | 216 |
| Zellhöhe SRAM, nm | 224 | ? | ? | ? | ? |
| Transistordichte, MTr/mm² | 120 | 98 | 99 | 145 | 134 |
Aufwendig und teuer
Wie es ein Patent bereits erwarten ließ , weitete SMIC die Nutzung von Mehrfachstrukturierung deutlich aus. Damit bringt der Halbleiterhersteller mehr Transistoren auf die gleiche Fläche als es erste 7-nm-Prozesse schafften. Die Dichten der ersten 5-nm-Prozesse erreicht der N+3-Prozess allerdings nicht, er liegt vielmehr auf dem Niveau weiterentwickelter, oft als 6 nm vermarkteter 7-nm-Prozesse. Das ist ohne Zugriff auf EUV-Belichter beachtlich, wird allerdings mit großem Aufwand erkauft.
Schätzungen zufolge(öffnet im neuen Fenster) , die auf Daten von TSMC basieren, erfordert ein 5-nm-Prozess ohne EUV allein rund ein Drittel mehr Masken als ein 7-nm-Prozess. Auch die Anzahl anderer Prozessschritte steigt deutlich, und damit die Fehlerwahrscheinlichkeit. Techinsights geht daher davon aus, dass SMIC weiterhin eine schlechte Ausbeute (Yield) an voll funktionsfähigen Chips erreicht. N+3 könnte mit seinem überarbeiteten Design für SMIC allerdings der Ausgangspunkt für weitere Optimierungen sein. Bei einigen Parametern ist noch Potenzial, ob die Transistordichte allerdings auf das Niveau von 5-nm-Prozessen gebracht werden kann, bleibt abzuwarten – es wäre ein weiteres Plus von mindestens zehn Prozent erforderlich.