Sipearl Rhea: Europas Supercomputer-CPU nutzt 72 ARM-Kerne

Dank ARMs Zeus-Design sowie DDR5- und HBM2E-Speicher dürfte der europäische Supercomputer-Prozessor flott werden.

Artikel veröffentlicht am 8. September 2020, 17:55 Uhr, Marc Sauter

Floor Plan des Rhea (Bild: Alexandra Dublanche)

Durch den Besuch einer französischen Politikerin sind - ob beabsichtigt oder nicht - konkrete Details über den kommenden Rhea veröffentlicht worden. So nennt die European Processor Initiative (EPI) ihren ersten Prozessor, der zukünftig in europäischen Supercomputern stecken soll.

Entwickelt wird der Rhea von Sipearl, denn die Franzosen entwerfen die Chips für die EPI. Vor Ort, in Maisons-Laffite nahe Paris, entstanden diverse Fotos, eines davon zeigt den Floor Plan des Rhea und damit grob die Technik der CPU. Sie besteht aus 72 Kernen, die auf ARMs Zeus, also dem nächsten Neoverse-Design, basieren. Neoverse N1 alias Ares bildet etwa die Basis des Graviton2, der von AWS' Annapurna-Tochter entwickelt wurde.

Zeus dürfte pro Takt deutlich flotter sein als Ares, denn schon die Consumer-Versionen (Cortex-A78 alias Deimos und Cortex-X1 alias Hera) sind selbst bei gleicher Fertigung bis zu 30 Prozent schneller. Abseits der 72 Zeus-Kerne verbaut Sipearl vier Controller für HBM2E-Stapelspeicher und mindestens vier Controller für DDR5-Arbeitsspeicher. Der Chip scheint daher für eine sehr hohe Bandbreite und eine hohe Kapazität ausgelegt zu sein.

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Floorplan von Sipearls Rhea (Bild: Alexandra Dublanche)

Einziger Unterschied zur bisherigen Roadmap ist laut Floor Plan, dass der Rhea mit TSMCs N7 (DUV) statt N6 (EUV) gefertigt werden soll. Beide Verfahren sind jedoch Design-kompatibel, weshalb Sipearl sich hier eventuell doch für den etablierteren Node entschieden hat. Rhea sollte ursprünglich ab dem zweiten Halbjahr 2021 in Supercomputern eingesetzt werden, offenbar wurde der Start aber auf 2022 verschoben.

Der Rhea wird mit dem EPAC (EPI Accelerator) kombiniert: Dieser als Titan bezeichnete Funktionsblock enthält bis zu 256 Bit weite Vector-Einheiten und Tensor-Kerne für künstliche Intelligenz, er basiert auf der offenen Befehlssatzarchitektur RISC-V.