SiFive: RISC-V-Kerne werden schneller und sparsamer

Dank der Core IP 20G1 konnte SiFive deutliche Verbesserungen bei mehreren RISC-V-Prozessorkernen erreichen.

Artikel veröffentlicht am ,
RISC-V von Sifive
RISC-V von Sifive (Bild: SiFive)

Sifive hat die Core IP 20G1 fertiggestellt und dadurch die eigenen CPU-Kerne auf RISC-V-Basis aufgewertet. Die U74- und die E3-Modelle weisen dadurch eine optimierte PPA-Charakteristik auf, was die Cores interessanter für Partner macht, die damit eigene Chips entwickeln wollen. Dies Überarbeitung beinhaltet auch die Integration einer zusätzlichen RISC-V-Erweiterung.

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Unter der Abkürzung PPA verstehen CPU-Entwickler und Halbleiterfertiger drei wichtige Metriken - nämlich Power (Leistungsaufnahme), Performance (Geschwindigkeit) und Area (Fläche). Für jedes Design gilt es im Vorfeld abzuwägen, welcher PPA-Bereich wie stark zur Geltung kommen soll. Ein Server-Chip etwa darf durchaus groß sein und absolut betrachtet auch sehr viel Energie benötigen, bei einem Smartphone-SoC wird hingegen üblicherweise das Gegenteil angestrebt.

Die eigenen RISC-V-Kerne optimiert Sifive ständig weiter, wenngleich die eigentliche Architektur nicht angefasst wird. Laut den US-Amerikanern wird hierzu ein programmatischer Ansatz verfolgt, der eher wie bei Software statt Hardware funktioniert. Mit der Core IP 20G1 verglichen zur Core IP 19.08 hat Sifive diese so weiter entwickelt, dass bestimmte Designs klar bessere PPA-Charakteristiken aufweisen. Der U74-Kern soll im Dhrystone-Benchmark nun ein Viertel sparsamer und der E3-Kern soll um 11 Prozent geschrumpft sein. Bei den E3-Cores wurde hierzu von RV32I auf RV32E gewechselt, da die Embedded-Extension aufgrund von 16 statt 32 Registern zu einer Flächenreduktion führt.

  • Core IP 20G1 im Vergleich zur Core IP 19.08 (Bild: SiFive)
Core IP 20G1 im Vergleich zur Core IP 19.08 (Bild: SiFive)

Sifive stellt die eigenen Cores als IP zur Verfügung, so dass diese im Custom-SoC integriert werden können. Samsung beispielsweise nutzt Sifive-Kerne für RF-Frontends für 5G-mmWave-Module, wohingegen Qualcomm die ISAs mischt und im Snapdragon 865 die eigentlichen ARM-Cores mit einem RISC-V-basierten Microcontroller kombiniert hat. Mehr Informationen zur offenen Befehlssatzarchitektur haben wir in unserem ausführlichen Hintergrundartikel 'Wieso RISC-V sich durchsetzen wird' zusammengefasst.

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mifritscher 28. Jul 2020

Naja, aber schon das hifive1-rev-b ist eher Arduino-like...

ms (Golem.de) 26. Jul 2020

Seite #27 https://content.riscv.org/wp-content/uploads/2017/05/riscv-spec-v2.2.pdf

gadthrawn 26. Jul 2020

Kein. Die kleinen gibt es z.b. bei Seeed einigermaßen günstig- aber die hatten gleich...

subjord 24. Jul 2020

Ich kann mir gut vorstellen dass das größte Hindernis derzeit noch ein Hersteller ist der...



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