Server-Prozessor: Nvidia gibt Einblick in Architektur der Vera-CPU
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Nachdem Nvidia bereits im März 2026 erste Details zur Vera-CPU bekanntgab, hat das Unternehmen nun ein umfangreicheres Whitepaper (PDF)(öffnet im neuen Fenster) zur CPU und deren Olympus-Kernen veröffentlicht. Darin geht das Unternehmen detaillierter auf die Mikroarchitektur ein, zeigt Benchmarkergebnisse und zieht einen Vergleich zu AMDs Zen5-Epycs.
Das Frontend legt Nvidia großzügiger aus als AMD und Intel. Dass pro Takt zehn Befehle dekodiert werden können, war bereits bekannt, Nvidia verzichtet dabei auf einen Mikrobefehls-Cache (μOp-Cache). Entweder werden also alle Befehle in nur einen internen Befehl übersetzt oder es gibt so wenige Ausnahmen von dieser Regel, dass sich der Cache nicht gelohnt hätte.
Die mit 128 Byte im Vergleich zu Zen5 doppelt so breite Anbindung an den 64 kByte fassenden L1i-Cache füllt den Befehlspuffer nach falsch vorhergesagten Sprüngen schnell auf. Der L1d-Cache fasst 96 kByte, Details zur Anbindung fehlen hier. Es dürften angesichts der Vektoreinheiten aber 64 Byte pro Takt lesend und 32 Byte schreibend sein. Die Assoziativität ist bei beiden recht gering, der L1i ist vier-, der L1d sechsfach assoziativ (4- und 6-way).
Der geteilte L2-Cache fasst 2 MByte pro Kern, L1i und L1d sind mit je 32 Byte pro Takt lesend und schreibend angebunden. Die erste Stufe des Translation Lookaside Buffer (TLB) ist für Befehle und Daten getrennt und voll assoziativ, was üblich ist. Sie fasst 64 (ITLB) und 112 Einträge (DTLB), die zweite Stufe ist geteilt und fasst 3.072 Einträge.
Sprungvorhersage und Prefetcher sollen besonders gut sein
Für die Sprungvorhersage (g+) setzt Nvidia primär auf neuronale Netze, die besonders gut mit komplexen Kontrollflüssen und statistischen Verzerrungen im Sprungmuster klarkommen soll.
Ergänzt wird der Neural Predictor durch nicht genauer erläuterte Special-Purpose-Prädiktoren. Die Einheit soll nicht nur besonders genau sein, sondern auch durch weniger Ausnahmen in einigen Anwendungen mehr als doppelt so viele Vorhersagen pro Takt liefern können wie AMDs Zen5-Kerne. Damit soll Olympus eine hohe Auslastung des Backends erreichen, auch wenn die Sprungvorhersage, wie bei Zen5, nur zwei ausgeführte Sprünge pro Takt vorhersagen kann.
Auch bei den Prefetchern, die Zugriffsmuster erkennen und Daten vorab aus dem Speicher holen, will Nvidia bei unregelmäßigen Mustern besser sein als die Konkurrenz. Dafür sind eine Reihe spezialisierter Prefetcher integriert. Einer ist auf Graphen optimiert, die bei KI-Agenten eine große Rolle spielen sollen. Hier hängen Zugriffe sequenziell voneinander ab, etwa wenn eine verkettete Liste oder eine andere Struktur mit Zeigern durchlaufen wird.
Olympus unterstützt, wie AMDs Epycs und Intels P-Core-Xeons, Simultaneous Multithreading (SMT, g+) – allerdings auf eine andere Weise.
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