Server-CPU: Sapphire Rapids hat 60 gespiegelte CPU-Kerne

Eine Anordnung wie Schmetterlingsflügel: Intel hat den internen Aufbau von Sapphire Rapids erläutert, der ersten Chiplet-basierten Xeon-CPU.

Artikel veröffentlicht am ,
Ein "geköpfter" (und gegrillter) Sapphire Rapids mit zwei der vier Dies
Ein "geköpfter" (und gegrillter) Sapphire Rapids mit zwei der vier Dies (Bild: der8auer)

Ein gespiegeltes Layout mit zwei Dies ergibt ein Design bestehend aus vier Chiplets: Intel hat auf der ISSCC 2022 die ersten richtigen technischen Informationen zu Sapphire Rapids (SPR) bekannt gegeben. Die CPUs sollen im in den kommenden Wochen ausgeliefert werden, es sind die ersten für eine DDR5-Server-Plattform (Eagle Stream).

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Während Ice Lake SP noch ein monolithischer Chip mit 40 Kernen ist, besteht Sapphire Rapids aus vier Dies aufgeteilt in zwei gespiegelte Doppelpaare. Unterschiede bei der Funktionalität eines jeden Chiplets gibt es nicht, da Intel anders als AMD (noch) keine Aufteilung in multiple Compute- und ein einzelnes I/O-Die vornimmt.

Statt einem gewaltigen 8x7-Raster weist jeder SPR-Chip eine 6x4-Anordnung auf, die folgende Blöcke enthält: Pro Die gibt es 15 CPU-Kerne, einen Dualchannel-DDR5-Speichercontroller (128 Bit), einen nicht weiter beschriebenen Beschleuniger, einen UPI-2.0-Link, dazu 32 PCIe-Gen5-Lanes und fünf sogenannte MDF-Anbindungen.

EMIB und Fabric als Schlüsseltechnologie

Dieses kohärente Multi-Die-Fabric verknüpft die einzelnen Chiplets über 20 Kontakte per insgesamt 10 EMIBs (Embedded Multi Die Bridges), also im Interposer verlegte Bahnen. Intel spricht von einer niedrigen Latenz und einer hohen Datenrate, welch das MDF aufweisen soll. Aufaddiert soll es dank bis zu 2,5 GHz über 10 TByte/s erreichen, wobei das Fabric angesichts von 0,5 pj/b laut Hersteller vergleichsweise sparsam sei.

  • Überblick zu Sapphire Rapids (Bild: Intel)
  • Die Xeons werden mit Intel 7 alias 10+++ nm gefertigt. (Bild: Intel)
  • Für das Design werden zwei gespiegelte Die-Paare verwendet. (Bild: Intel)
  • Der Floorplan zeigt Cache, Kerne, DDR5-Controller, UPI-Links und PCIe-Gen5-Lanes. (Bild: Intel)
  • Um die vier Dies zu verknüpfen, werden zehn EMIBs verwendet. (Bild: Intel)
  • Darüber läuft das Multi-Die-Fabric mit 10 TByte/s an Transferrate. (Bild: Intel)
  • Sapphire Rapids unterstützt DDR5-4800 per Octachannel-Interface. (Bild: Intel)
Überblick zu Sapphire Rapids (Bild: Intel)
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In welcher Konfiguration die Xeon-CPUs in den Handel kommen, hat Intel bisher nicht bekannt gegeben. Sapphire Rapids wird mit Intel 7 (einst 10 nm Enhanced Super Fin alias 10+++ nm) produziert, bisher sind 56 Kerne im Gespräch. Die für 2023 angekündigte Nachfolgegeneration, intern Emerald Rapids (EMR) genannt, soll eine verbesserte Performance und eine nicht näher erläuterte Speichererweiterung aufweisen.

Da Emerald Rapids ebenfalls mit Intel 7 produziert wird und Sockel-kompatibel ist, erscheint ein Vollausbau mit 60 Kernen und mehr Takt realistisch.

Nachtrag vom 21. Februar 2022, 17:50 Uhr

Laut Intels Nevine Nassif, die Principal Engineer für SPR, ist ein Die etwas kompakter als 400 mm² und weist rund 11 bis 12 Milliarden Transistoren auf.

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Engel 25. Feb 2022

Zur Info, Der8auer hat die CPU geköpft, um DIE Shots zu machen. Die CPU kann derzeit...

derdiedas 22. Feb 2022

Ach der Bauer, schreibt doch das er die CPU für einen "Dieshot" präferiert, dabei ätzt...

Termuellinator 22. Feb 2022

Ausschuss wird sicher ein Grund sein - der andere zum einen mangelnde Konkurrenz und...

masel99 22. Feb 2022

Die 6x4 beziehen sich auf den Aufbau der Dies aus "modular components". Wenn die mit 3...



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