Zen-3-Architektur erklärt

Bei Matisse besteht das CCD aus zwei CCX (Core Cluster) mit je vier Kernen und je 16 MByte L3. Will ein Core aus CCX #0 mit einem Core aus CCX #1 kommunizieren, muss dafür der Umweg über das I/O-Die bemüht werden. Das kostet Zeit und somit Geschwindigkeit. Bei Vermeer hingegen weist ein CCX nun acht Kerne auf, ein CCX entspricht also dem CCD.

Deshalb kann ein CPU-Kern auf bis zu 32 MByte statt bis zu 16 MByte zugreifen und die CCX-zu-CCX-Latenz fällt weg; die eigentliche L3-Latenz steigt allerdings von 39 auf 46 Taktzyklen. Von der geänderten Topologie profitieren vor allem Spiele - wenngleich längst nicht alle - und einige Anwendungen, das zeigte schon der Ryzen 3 3300X (Test). Hinzu kommt, dass AMD die Kerne von Zen 2 auf Zen 3 aktualisiert hat, was der primäre Grund für die gestiegene Performance ist.

• 

Ein Core Complex [CCX] umfasst nun acht statt vier Kerne. (Bild: AMD)

AMD gibt an, die Leistung pro Takt (IPC) von Zen 3 sei +19 Prozent höher als die von Zen 2, in Spielen sollen es +23 Prozent sein. Diesen Wert hat der Hersteller gemessen, indem 11 Anwendungen und 14 Spiele bei 4 GHz auf 8 Kernen verglichen wurden - konkret ein Ryzen 7 3800XT und ein Ryzen 5 5800X mit DDR4-3600 samt Geforce RTX 2080 Ti. Von Zen+ auf Zen 2 sprach AMD von +15 Prozent IPC (SpecInt_rate_base2006), in Spielen von +19 Prozent.

• 

Die Leistung pro Takt soll um 19 Prozent steigen. (Bild: AMD)

Laut CTO Mark Papermaster handelt es sich bei Zen 3 um keine derivative Entwicklung ausgehend von Zen 2, stattdessen sei es ein Redesign, denn AMD hat zwei parallel arbeitende CPU-Teams. Für Zen 3 wurden daher alle Funktionsblöcke der Kerne angepasst, um die Performance und die Effizienz zu steigern, vom Frontend über das Backend bis hin zu ausgewählten Befehlssatzerweiterungen und einigen Sicherheitsaspekten.

Verglichen mit Zen 2 steigt bei Zen 3 der Durchsatz im Frontend: Die weiterhin Perceptron/TAGE-basierte Sprungvorhersage soll dank geringerer Latenz plus höherer Genauigkeit, dem auf 1.024 Einträge verdoppelten L1 BTB (Branch Target Buffer) und dem um 50 Prozent angewachsenen ITA (Indirect Target Array) schneller sein, der Wechsel zwischen Instruktionen- sowie Op-Cache erfolge flotter und die Puffer an sich haben ein verbessertes Prefetching erhalten. Der Micro-Op-Cache, der Decoder und die Dispatch-Stufe wurden AMD zufolge nicht verändert.

• 

Überblick der Zen-2/3-Architektur (Bild: AMD)

Im Backend wurde der Reorder-Buffer zur Berechnungsreihenfolge der Instruktionen von 224 auf 256 Einträge erweitert, dank vier kombinierten Schedulern mit 96 statt 92 Einträgen sowie einem von 180 auf 192 angewachsenen Register File steigt der Durchsatz. Pro Takt werden zehn statt sieben Aufgaben verteilt, wenngleich es bei vier Integer-ALUs und drei AGUs bleibt. Diese wurden jedoch neu kombiniert und um eine dedizierte Sprungeinheit sowie zwei Store-Units erweitert, die alle parallel arbeiten.

Für die 256-Bit-Gleitkomma-Einheiten ist AMD ähnlich vorgegangen und hat die Scheduler von vier auf sechs Aufgaben pro Takt erweitert, zudem wurden zuvor geteilte (shared) ADD- und MUL-Pipelines einzeln verfügbar gemacht; auch das steigert den Durchsatz deutlich. Überdies wurde die Latenz der wichtigen FMA-Einheit um einen Takt auf vier reduziert, was ebenfalls für mehr Geschwindigkeit sorgt. Zen 3 kann außerdem drei Lade- und zwei Speicher-Operationen pro Takt durchführen, Zen 2 schafft nur zwei Loads und einen Store. Ebenfalls wichtig sind die sechs statt vier Table-Walker für schnellere Speicherzugriffen.

Als Instruktionen sind VAES/VPCLMULQD für AVX2 und die Memory Protection Keys (MPK) als Speicherschutz neu. Für mehr Sicherheit soll bei Zen 3 die Control Flow Enforcement Technology (CET) sorgen, sie schützt per Shadow Stack vor ROP-Angriffen, die Code-Fragmente im RAM missbrauchen. Intel nutzt CET seit Tiger Lake im Ultrabook-Segment, hier zusätzlich mit einem Indirect Branch Tracking gegen JOP-basierte Attacken.