Front- und Backend erklärt

Mit der Bulldozer-Technik und den darauf basierenden Derivaten namens Piledriver, Steamroller sowie Excavator hatte sich AMD für einen als CMT (Core Multithreading) bezeichnetes Design entschieden: Statt klassischer CPU-Kerne gibt es Module, in denen zwei Integer-Cluster und eine Floating-Point-Einheit sitzen. Erstere sind mit je zwei ALUs und zwei AGLUs gut aufgestellt, letztere mit den beiden 128-Bit-FMACs dagegen nicht. Weitere ursprüngliche Schwächen waren ein geteiltes Frontend sowie ein gemeinsamer L2-Speicher für alle Ausführungseinheiten, ein kleiner L1-Daten-Cache und generell ein langsamer Speichercontroller sowie L3-Puffer.

Bei der Zen-Architektur findet sich zwar die ein oder andere Idee aus den Jaguar-Kernen und den Bulldozer-Modulen, die Parallelen zu Intels Designs seit Sandy Bridge sind aber größer. Ungeachtet dessen unterscheidet sich Zen von der Konkurrenz in vielen Punkten: Ein Summit Ridge, so der Codename für die Ryzen-Prozessoren, basiert auf einem Zeppelin genannten Chip, verkauft wird das B1-Stepping. Die CPUs werden im 14LPP-Verfahren bei Globalfoundries gefertigt und damit in einem einigermaßen mit Intels 14FF(+) vergleichbarem Prozess. Das Die misst 213 mm², was AMD aber nicht bestätigen wollte. Interessant ist, dass die CPUs trotz höherer Packdichte aus satten 4,8 Milliarden Transistoren bestehen - Intel schafft es, 15 Kerne und vier statt zwei Speicherkanäle in 4,7 Milliarden Transistoren unterzubringen (MCC-Die der BDW-EP).

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Ryzen besteht aus zwei CCX. (Bild: AMD)

Ein Zeppelin umfasst keine vier Module, sondern zwei CCX (Core Complex) mit jeweils vier Kernen und 8 MByte L3-Cache, die per Data Fabric alias Infinity Fabric miteinander verbunden sind. Einen Teil der technischen Neuerungen der Zen-Technik hatte AMD bereits auf der Hot Chips erläutert, auf der ISSCC und dem Tech Day gab es weitere Informationen: Im Frontend etwa findet sich eine Perceptron-basierte Sprungvorhersage, ein 64 KByte großer L1-Daten-Cache mit sparsamerem Write-Through-Design sowie ein 2.048 Instruktionen fassender Macro-Op-Cache. Generell sind die allermeisten Puffer schneller und tiefer als bei Bulldozer, verglichen mit Intel bewegen sich OoO-Window und Co. zwischen Haswell und Skylake.

Auch beim L1-Instruktionen-Cache (32 KByte) und dem 2 MByte großen, inklusiven L2-Cache pro CCX hat AMD die Geschwindigkeit sowie Latenzen verbessert, was hilft, die dahinterliegenden Rechenwerke mit Daten zu versorgen. Die müssen aber zuvor mithilfe der Lade-/Speichereinheiten durch die Decoder-Stufe, pro Takt sind 2x Load oder 1x Load/Store möglich: Aus dem L1D-Cache heraus kann Zen nur vier statt fünf (Intel) Instruktionen pro Takt decodieren, bei einem Treffer im Op-Cache (kein µOP!) aber sechs an den Dispatcher weiterleiten. Der wiederum schickt bis zu vier Micro-Ops an die Integer- oder bis zu sechs an die Gleitkomma-Pipelines.

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Blockdiagramm eines Zen-Kerns (Bild: AMD)

Der Integer-Teil ist mit vier Rechenwerken (ALU) und zwei Adresseinheiten (AGU) sehr breit aufgestellt, zwei Branch-Befehle pro Takt wie bei Intel dürften bei SMT zudem hilfreich sein. Die Fließkomma-Einheit besteht aus zwei Multiplikations- (FMUL) und zwei Additions-Pipelines (FADD), die alle relevanten Befehlssatzerweiterungen wie beschleunigtes AES und AVX2 (256 Bit) ohne Zusammenschalten von 128-Bit-FADD-Pipes sowie neuerdings auch SHA1 unterstützen. Das ist für Desktops weniger relevant, dafür umso wichtiger für Server-Systeme.

Gerade für Consumer nicht unerheblich - das Stichwort lautet Spiele - sind der Speichercontroller und die Kommunikation der beiden CCX. An dieser Stelle wird AMD mit Zen 2 vermutlich nachbessern wollen, denn die aktuelle Zen-Ausbaustufe schwächelt hier etwas. Eine Scheduler-Anpassung unter Windows 10 halten wir nicht für nötig, da Threads bereits innerhalb eines CCX gehalten werden.