Zen-2-Architektur erklärt

Für die Ryzen 3000 verwendet AMD innerhalb der CPU-Chiplets eine verbesserte Technik, denn auf Zen(+) folgt Zen 2. Das grundlegende Konstrukt bleibt gleich: Zwei CCX (Core Complex) mit je vier Kernen bilden gemeinsam mit dem L3-Cache einen Prozessor-Chip. Durch den Shrink von 14/12 nm auf 7 nm konnte AMD die dritte Puffer-Stufe von 8 MByte pro CCX auf 16 MByte verdoppeln, ein achtkerniges Chiplet hat daher satte 32 MByte. Zwar steigt die Latenz des L3-Cache leicht an, die Datenlokalität und der Durchsatz aber werden erhöht. Will ein CCX mit einem CCX kommunizieren, wird das externe I/O-Die statt des internen Fabrics verwendet. Das erhöht zwar die Latenz, vereinfacht aber die Kontrolllogik stark.

Im Frontend hat AMD die bekannte Perceptron-basierte Sprungvorhersage verbessert, um Daten in den L1-Instruktionen-Cache zu laden, zusätzlich wurde auch eine Tage-Sprungvorhersage umgesetzt: Das steht für Tagged Geometric History Length und gilt als eine der derzeit fortschrittlichsten Methoden für eine Branch-Prediction. AMD spricht in Kombination mit den massiv vergrößerten Branch-Target-Buffern (BTBs) von einer 30 Prozent verringerten Miss-Rate, was maßgeblich für eine hohe CPU-Geschwindigkeit ist. Andere Designs mit einer Tage-Sprungvorhersage sind unter anderem der Boom 2, ein RISC-V-Kern, und der Xiaomi-Core in Phytiums Mars, ein ARM-Chip.

Der L1-Instruktionen-Cache wurde von AMD von 64 KByte auf 32 KByte halbiert, was im ersten Moment kurios erscheinen mag. Allerdings hat sich die Assoziativität von 4-fach auf 8-fach verdoppelt, was die Hit-Rate im Puffer hoch hält und für eine bessere Taktbarkeit sowie optimierte SMT-Leistung sorgen soll. Vor allem aber schafft der kleinere L1I den Platz, um das Fassungsvermögen des Micro-Op-Cache von 2.048 auf 4.096 Einträge zu erhöhen. Das hilft, die Performance bei niedriger Leistungsaufnahme zu steigern, weil so Instruktionen nicht erst decodiert, sondern wiederverwendet werden können. Intels Micro-Op-Cache hat bisher 1.536 Einträge.

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Überblick eines Zen-2-Kerns (Bild: AMD)

Wie gehabt decodiert auch Zen 2 bis zu vier Instruktionen pro Takt, wobei der Decoder zusammen mit dem Micro-Op-Cache weiterhin bis zu sechs Befehle an die Ausführungseinheiten senden kann. Der Reorder-Buffer zur Berechnungsreihenfolge der Instruktionen wurde von 192 auf 224 Einträge erweitert und versorgt die Integer- sowie die Gleitkomma-Blöcke. Der Integer-Register-File nimmt 180 statt 168 Einträge auf, zudem gibt es nun einen 7-fachen statt 6-fachen Scheduler. Die vier ALUs bleiben erhalten, AMD hat aber eine dritte Adresseinheit (Store-AGU) hinzugefügt, welche die Lade-/Speichereinheiten besser auslastet. Deren Bandbreite hat AMD von 16 KByte auf 32 KByte pro Takt verdoppelt, dahinter sitzt der nun doppelt so schnelle L1-Daten-Cache samt größeren Buffern.

Beim Gleitkomma-Block wurde die Bandbreite ebenfalls verdoppelt, denn die vier SIMD-Einheiten arbeiten nun mit 256 Bit statt mit 128 Bit. Die Pipelines können AVX2-Befehle daher in einem Takt abarbeiten, was sich mit dem synthetischen FPU-Julia-Benchmark von Aida64 schön aufzeigen lässt: Ein Ryzen 7 3700X erreicht fast doppelt so viele FP32-Flops wie ein Ryzen 7 2700X. Von der doppelten AVX2-Geschwindigkeit profitiert primär Software wie Blender und H.265-Encoding, aber auch einige Spiele legen zu. AMD betonte, dass die Latenz für Gleitkomma-Multiplikationen von vier auf drei Takte reduziert wurde.

Alles in allem nennt der Hersteller eine um 15 Prozent verbesserte Leistung pro Takt (IPC) verglichen mit Zen+, also der Architektur der Ryzen 2000 alias Pinnacle Ridge. Dieser Wert schwankt allerdings stark abhängig von der verwendeten Software, zudem hat AMD den Ryzen 3000 abseits schnellerer Kerne auch noch Optimierungen beim Fabric, dem generellen Aufbau mit dem I/O-Die und einen flotteren DDR4-Speicher verpasst.

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Die Matisse-CPUs sind weniger anfällig gegen Seitenkanal-Angriffe als Intels Prozessoren. (Bild: AMD)

Ein paar Worte zu Sidechannel-Angriffen: Zen 2 hat einen Hardware-Schutz gegen Spectre und Spectre v4 alias Speculative Store Bypass, bei Zen(+) waren hier noch die Firmware und das Betriebssystem gefragt. Sicherheitslücken wie L1TF (L1 Terminal Fault), Meltdown oder Microarchitectural Data Sampling für Attacken wie Zombieload sollen laut AMD bei allen Zen-basierten Prozessoren ohnehin nicht funktionieren.