RISC-V: Sifives U87-Kern hat Vector-Erweiterung

Mit dem U84 und dem U87 hat Sifive zwei CPU-Kerne basierend auf RISC-V vorgestellt. Sie sollen durch mehr IPS sowie Takt fast die vierfache Performance der Vorgänger aufweisen und lassen sich ähnlich ARMs Big-Little-Prinzip mit kleineren S7- oder S2-Cores koppeln.

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Floor-Plan des U84-Kerns
Floor-Plan des U84-Kerns (Bild: SiFive)

Sifive ist eines der Unternehmen, das kommerzielle CPU-Kerne basierend auf der offenen Prozessor-Befehlssatzarchitektur RISC-V entwickelt. Mit der U8-Serie hat der US-amerikanische Hersteller auf der der Linley Fall Processor Conference eine neue Generation angekündigt: Vorerst wird es den U84 geben, später soll der U87 folgen. Sifive zufolge sind die Kerne für Edge-, für End-Point- und für Networking-Segmente gedacht.

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Beim U84 handelt es sich um einen RV64GC, beim U87 um einen RV64GCV. Gemeint ist damit RISC-V mit 64 Bit langen Registern sowie der Unterstützung der General-Purpose- und der Compressed-Erweiterung, beim U87 kommen noch Vector-Operationen hinzu. General Purpose umfasst Ganzzahl-Multiplikation/Division sowie Gleitkomma-Befehle mit einfacher und doppelter Genauigkeit.

Laut Sifive soll ein U84 bis zu 2,6 GHz erreichen und damit 40 Prozent höher takten als ein U74 mit gleichem Fertigungsverfahren. Hinzu kommt eine doppelt so hohe Leistung pro Takt (IPC), weshalb die Geschwindigkeit etwa bei Faktor drei liegen soll. Unter der Berücksichtigung, dass der U74 eigentlich auf 16 nm ausgelegt ist, steigt die Performance eines U84 in 7 nm sogar auf das Vierfache. Damit ist ein solcher Kern laut Sifive grob mit einem Cortex-A72 von ARM vergleichbar.

  • Präsentation zum U84 (Bild: SiFive)
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  • Präsentation zum U84 (Bild: SiFive)
Präsentation zum U84 (Bild: SiFive)

Für den U84 verwendet Sifive eine 10- bis 12-stufige Pipeline. Das erstmals als Out-of-Order ausgelegte 64-Bit-Design kann im Frontend vier Befehle pro Takt decodieren und hat drei Slots, um die Instruktionen an das Backend weiterzureichen. Dort rechnen unter anderem drei Integer-ALUs und der nicht näher ausgeführte Floating-Point-Block. Sifive zufolge unterstützt der U84 einen Heterogeneous Core Complex: So können vier U84-, vier U74- und ein S2-Kern kombiniert werden. Als Arbeitsspeicher kann SRAM, DRAM oder HBM2E verwendet werden. Für Letzteren hat Sifive ein passendes Interface entwickelt und ebenfalls vorgestellt.

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