RISC-V: MIPS gibt eigene Prozessorarchitektur auf

Nachdem die Bedeutung der eigenen Architektur stetig zurückging, setzt der Prozessorentwickler auf RISC-V.

Artikel veröffentlicht am , Johannes Hiltscher
Nach dem Konkurs verkauft MIPS wieder Prozessordesigns - allerdings mit RISC-V ISA.
Nach dem Konkurs verkauft MIPS wieder Prozessordesigns - allerdings mit RISC-V ISA. (Bild: Wikimedia Commons/CC-BY-SA 4.0)

Das Unternehmen MIPS entwickelt keine MIPS-Prozessordesigns mehr. Das wurde bereits 2021 nach Abschluss des Konkursverfahrens von Wave Computing, der Eignerfirma, angekündigt. Das gerettete Unternehmen soll zukünftig den RISC-V-Befehlssatz nutzen - die ersten zwei Designs sind angekündigt und sollen Ende 2022 verfügbar sein.

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Unter der Bezeichnung eVocore bietet MIPS den P8700 und den I8500 als sogenannte IP-Cores an. Die können Kunden zu eigenen Chip-Designs zusammenstellen und mit eigener Funktionalität erweitern. Beide Designs lassen sich auf bis zu 512 Prozessorkerne skalieren, bis zu acht arbeiten in einem kohärenten Cluster. Zudem implementieren beide Kerne Multithreading, der P8700 kann zwei, der I8500 vier Threads - die MIPS harts nennt - parallel verarbeiten.

Die Ausstattung der beiden Varianten unterscheidet sich zunächst kaum, beide nutzen die RV64GHC-64-Bit-Architektur. Damit sind Unterstützung für Hypervisor (H) und komprimierte Befehle (C) integriert. Die Prozessorkerne können mit 32 bis 64 KByte L1-Befehls- und Datencache, jedes Cluster mit bis zu 8 MByte L2-Cache ausgestattet werden. Die physische Adressbreite beträgt 48 Bit. Alle Caches verfügen über ECC-Speicherschutz. An die Außenwelt werden die Cluster per AXI angebunden, wahlweise kohärent.

P8700 ist leistungsfähig, I8500 effizient

Einen Unterschied gibt es bei der Abarbeitung der Befehle. Der P8700 nutzt eine Out-of-Order-Architektur, kann also Programmanweisungen umsortieren, um Wartezeiten zu vermeiden. Er kann pro Takt bis zu acht Befehle holen und zur Ausführung bringen, ebenso viele, wie Pipelines zur Befehlsausführung vorhanden sind. Sie versorgen je zwei Integer- und Gleitkommaeinheiten, zwei Speichereinheiten sowie eine Multiplikations- und Divisionseinheit (MDU) mit Anweisungen. MIPS zielt mit dem Kern auf den High-Performance-Markt.

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Der I8500 hingegen soll besonders effizient sein, er führt Befehle in der Reihenfolge aus, die der Programmcode vorgibt (In-Order). Das verkürzt seine Pipeline, die die Befehle schrittweise abarbeitet, auf neun Stufen, beim P8700 sind es 16. Zudem muss er mit einer Integer-Einheit weniger auskommen. Wie viele Befehle parallel zur Ausführung kommen ist nicht angegeben, MIPS schreibt lediglich von einer "breiten" Ausführungseinheit. Beide Designs sollen Anforderungen nach funktionaler Sicherheit genügen, was speziell für den Automobilmarkt, beispielsweise Fahrerassistenzsysteme, wichtig ist.

  • Bis zu acht Prozessorkerne können zu einem Cluster gruppiert werden. Pro Chip sind bis zu 64 Cluster und somit 512 Kerne möglich. (Bild: MIPS)
  • Der I8500 ist ein Design mit In-Order-Ausführung, das besonders effizient sein soll. MIPS wirbt mit "best-in-class performance efficiency". (Bild: MIPS)
  • Mit dem P8700 will MIPS hohe Leistung bieten, dafür sorgt die Out-of-Order-Ausführung von Befehlen. (Bild: MIPS)
Bis zu acht Prozessorkerne können zu einem Cluster gruppiert werden. Pro Chip sind bis zu 64 Cluster und somit 512 Kerne möglich. (Bild: MIPS)

Ein langsamer Niedergang

Ihre Blütezeit hatte die MIPS-Architektur in den 1990er-Jahren, damals trieb sie leistungsfähige Workstations von Silicon Graphics an. Auch der Nintendo 64 und die Playstations basierten auf dem Befehlssatz. Zuletzt war sie hauptsächlich in Routern zu finden. Daneben bauten chinesische Loongson- und russische Baikal-Prozessoren darauf. Doch andere Architekturen, allen voran ARM, verdrängten MIPS zunehmend. Bevor Wave Computer MIPS 2018 kaufte, gehörte die Architektur Imagination - die bieten mit dem Catapult einen ganz ähnlichen RISC-V-IP-Core an.

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