Ponte Vecchio (Xe HPC): Intels Supercomputer-Monster vor dem Start
Intels Chefarchitekt Raja Koduri hat ein Foto eines Ponte Vecchio(öffnet im neuen Fenster) geteilt, so heißt das kommende Supercomputer-Design mit Xe-HPC-Grafikarchitektur und Chiplet-Aufbau. Laut Koduri ist Ponte Vecchio "ready for power on" , offenbar hat Intel also erste lauffähige Muster zurück aus der Fertigung und wird nun in die Testphase starten.
Ponte Vecchio besteht aus sieben technischen Ansätzen, die in einem großen Kachel-Design vereint werden: Sie befinden sich auf einem Interposer, darunter die Compute-Chiplets ( Xe HPC ), der Rambo-Cache, der Xe I/O-Link und der HBM2-Stapelspeicher. Verknüpft werden sie durch EMIB und Foveros, also 2.5D- sowie 3D-Stacking.
Spannend ist hierbei, dass Intel die Tile-Chiplets in unterschiedlichen Prozessen herstellt - teils intern, teils extern: Interposer, Xe HPC sowie Rambo-Cache produziert Intel selbst, der Xe I/O-Link wird ausgelagert und Xe HPC zusätzlich anteilig fremd gefertigt. Als Partner soll TSMC ausgesucht worden sein, konkret deren N6-Verfahren, was aber bisher nicht bestätigt ist.
Weil Intel mit EMIB und Foveros das wichtige Packaging selbst vornimmt, hat der Hersteller in diesen Bereich investiert: So wurde Intel Products Vietnam (IPV)(öffnet im neuen Fenster) für 475 Millionen US-Dollar aufgerüstet, denn nahe Ho-Chi-Minh-Stadt befindet sich Intels größter Packaging/Test-Standort. Insgesamt hat Intel damit 1,5 Milliarden US-Dollar in den Saigon Hi-Tech Park (SHTP) gesteckt, wo 2020 über zwei Milliarden Intel-Chips abgefertigt wurden.
Gedacht ist Ponte Vecchio für Supercomputer wie den Aurora: Das System soll mehr als ein Exaflops erreichen und wird im Auftrag des US-Energieministeriums (Department of Energy, DoE) entwickelt. Es sollte ursprünglich 2021 im Argonne National Laboratory in Chicago im US-Bundesstaat Illinois in Betrieb genommen werden. Ob dieser Termin noch gilt, ist allerdings fraglich.
Jeder Rechenknoten des Aurora besteht dabei aus sechs Ponte-Vecchio-Beschleunigern und zwei Xeon-CPUs, hierfür nutzt Intel seine kommenden Sapphire Rapids SP mit 10 nm Enhanced Super Fin (einst 10++). Die Prozessoren binden DDR5-Arbeitsspeicher und nicht flüchtigen Optane DC Persistent Memory ( Crow Pass ) an.
