P870: Sifive stellt neuen RISC-V-Hochleistungskern vor
Bei der Hot Chips hat Sifive die Mikroarchitektur eines RISC-V-Kerns vorgestellt, den es offiziell noch gar nicht gibt: Der P870 wird das neue Spitzenmodell im Angebot des Prozessorentwicklers sein, erste Kundendesigns soll es 2024 geben.
Er bringt nicht nur neue Anweisungen mit, da er das Profil RVA23(öffnet im neuen Fenster) umsetzt, auch die Leistung soll rund 50 Prozent über dem aktuellen Spitzenmodell P670 liegen. Sifive gibt über 18 Punkte pro GHz im eigentlich seit Jahren obsoleten SpecInt 2006 an.
Ein Blick auf die Mikroarchitektur verrät schnell, weshalb: Der Befehlsdecoder kann sechs Befehle gleichzeitig verarbeiten, beim P670 sind es nur vier. Die Anzahl der Integer-Recheneinheiten hat Sifive mehr als verdoppelt, beim P870 gibt es fünf, der P670 hat nur zwei. Eine der Recheneinheiten kann auch Sprünge ausführen.
Keine Änderungen gibt es hingegen bei den Vektor- und Gleitkommaeinheiten – zumindest keine offensichtlichen. Von beiden existieren zwei Pipelines, die sich bei den unterstützten Operationen unterscheiden – eine übliche Implementierung, um für selten genutzte Operationen weniger Transistoren aufzuwenden. Die Vektoreinheit ist weiterhin 128 Bit breit.
Die Verarbeitung der Anweisungen erfolgt in bis zu 18 Schritten für einige Vektorbefehle, Berechnungen mit Ganzzahlen brauchen 10 Takte, Gleitkommaberechnungen sind nach 11 oder 13 Takten fertig. Um den Datenhunger der gestiegenen Anzahl an Ausführungseinheiten stillen zu können, spendiert Sifive dem P870 zudem eine weitere Load-Einheit. Sie liest Daten aus dem L1d-Cache, daneben gibt es wie beim Vorgänger zwei Load-/Store-Einheiten.
Ausführung kann stärker umsortiert werden
L2- und L3-Cache sind weiterhin mit 32 Byte (bidirektional) angebunden. Den L2-Cache teilen sich bis zu vier Prozessorkerne, der L3 steht als System Level Cache allen zur Verfügung. Er kann wie bei Intels kommenden Xeon in Blöcken über den Chip verteilt werden. Auch der 64 KByte große L1i-Cache ist mit 32 Byte pro Takt an die höhere Instanz angebunden, der Befehlsdecoder kann aber pro Takt 36 Byte lesen.
Ebenfalls überarbeitet hat Sifive die Sprungvorhersage, der Reorder Buffer für Out-of-Order-Ausführung ist mit bis zu 1.120 Einträgen deutlich größer als beim P670 mit 160 Einträgen. Damit können sich deutlich mehr Anweisungen parallel in Ausführung befinden, für Register Renaming stehen 228 Integer-, 240 Gleitkomma- und 128 Vektorregister zur Verfügung.
Funktionale Sicherheit und gemischte Kerne
Den P870 stellt Sifive zudem breiter auf: Für die Automobilindustrie wird es zwei A-Versionen geben. Der Hersteller erweitert damit sein Automotive-Angebot(öffnet im neuen Fenster) . Die Versionen unterscheiden sich im garantierten Sicherheitsniveau: Für Automotive Safety Integrity Level (ASIL) B werden zusätzliche Mechanismen zur Fehlererkennung eingebaut. Auch das höchste Niveau, ASIL D, will Sifive unterstützen. Dazu führen zwei Kerne parallel den gleichen Code aus (Lock Step). So lassen sich Berechnungsfehler quasi ausschließen.
Auch Rechenzentren sieht Sifive offensichtlich als Abnehmer: Eine Folie zeigt ein Design mit 32 Kernen und vier Speichercontrollern – deutlich mehr als bei den bisherigen SoCs. Maximal sollen sogar acht Speichercontroller möglich sein. Die dürften aber weiterhin das größere Geschäft sein, daher können Hersteller den P870, wie bereits bei den Vorgängern üblich, mit Kernen anderer Leistungsklassen kombinieren – wie auch ARM es mit den Big- und Little-Cores macht. Laut der gezeigten Roadmap arbeitet Sifive auch schon am Nachfolger – aktuell unter dem Namen Napa.
- Anzeige Hier geht es zu den konfigurierbaren Golem-PCs bei Systemtreff Wenn Sie auf diesen Link klicken und darüber einkaufen, erhält Golem eine kleine Provision. Dies ändert nichts am Preis der Artikel.