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Europa plant RISC-V-Supercomputer

Von Western Digital kommt der offene SweRV-EH1-Core (angelehnt an "to swerve" und RISC-V), ein RV32IMC, und wenigstens auch ein geschlossener Kern für die eigenen SSD-Controller; das Tape-out ist bereits erfolgt. Nvidia nutzt einen RV64IM-Core für den Nachfolger des Falcon (Fast Logic Controller, siehe PDF), der in Grafikchips unter anderem für Video-Decoding-Engine und einige Sicherheitsfunktionen verantwortlich ist. Hier hilft prinzipiell, dass die RISC-V-ISA keine Anfälligkeiten für Spectre und Co aufweist.

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Neben von diversen Unternehmen gibt es auch von einzelnen Ländern vorangetriebene Projekte: Shakti aus Indien umfasst sechs Prozessoren vom Design für Microcontroller in Smartcards oder IoT-Geräten über eines für Netzwerk-Anwendungen bis hin zu einem 8-kernigen für Desktops und einem 128-kernigen für High Performance Computing, sprich Server. Die European Processor Initiative (EPI) arbeitet an RISC-V-Supercomputer-Designs und mit dem spanischen Mare Nostrum 5 ist ein erstes System in Arbeit; das BSC hat bereits RISC-V-Platinen mit dem 65-nm-Lagarto-Chip im Labor.

Durch den Bann von x86 und ARM in China haben dort mehrere Unternehmen, teils mit staatlicher Unterstützung, schnell RISC-V für sich entdeckt und umgesetzt: Der Hummingbird E203 (RV32IMAC) war der erste offene Kern, mit dem Huangshan No. 1 von Huami gibt es bereits einen von Xiaomi mitfinanzierten AI-Chip für Smartwatches und Alibaba hat mit dem Xuan Tie 910 (RV64GCV) einen 16-Kerner für das Internet der Dinge. Von Kendryte, einer Canaan-Tochter, stammt das K210 genannte SoC für künstliche Intelligenz. Auch Bitmain hat mit dem Sophon BM1880 einen ähnlichen Chip.

  • Das Team auf der Hot Chips 2014: Krste Asanovic ist der fünfte von links, David Petterson steht ganz rechts. (Bild: HC)
  • RISC-V ist das fünfte RISC-Design von Berkeley. (Bild: SiFive)
  • Entwicklungsgeschichte von RISC-V (Bild: SiFive)
  • Die RISC-V Foundation hat mitterweile über 350 Mitglieder. (Bild: RISC-V Foundation)
  • Das Member-Modell der RISC-V Foundation. (Bild: RISC-V Foundation)
  • Die Chips Alliance veröffentlicht IP-Cores und SoC-Designs. (Bild: Western Digital)
  • Mr. Wolf löst Probleme mit RISC-V. (Bild: ETH Zürich)
  • SweVR ist ein offener RV32IMC-Kern von WD. (Bild: Western Digital)
  • Nvidia nutzt RISC-V in ihrem Falcon-Design für Grafikchips. (Bild: Nvidia)
  • Die European Processor Initiative plant RISC-V-Chips. (Bild: EPI)
  • Der Code für RISC-V ist sehr kompakt ... (Bild: SiFive)
  • ... und ein Kern somit auch sehr sparsam. (Bild: SiFive)
Der Code für RISC-V ist sehr kompakt ... (Bild: SiFive)

Hier kommt die Modularität von RISC-V besonders zum Tragen: Relativ einfache Kerne wie zwei RV64GC werden mit eigenen Beschleunigern ergänzt, was sie im Zweifel günstiger macht als das gleiche Design mit ARM-Kernen. Zudem können Entwickler neben den Standard-Erweiterungen auch selbst welche entwerfen und sich so einen Wettbewerbsvorteil verschaffen. Andes Technology aus Taiwan etwa verwendet die Andestar-v5-ISA samt Extensions wie CoDense für kompakteren Code.

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Fairerweise sei an dieser Stelle noch das vermeintlich Offensichtliche erwähnt: Ein CPU-Kern alleine macht noch kein System-on-a-Chip und gerade das Drumherum kann schnell sehr viel Geld kosten. Kaum eine IP wie Speichercontroller, Bussysteme, USB- oder Drahtlos-Anbindungen gibt es umsonst. Dafür unterstützen viele Designs das AXI (Advanced Extensible Interface) von ARM. Imagination Technologies bietet zudem einige PowerVR-Grafikkerne und Neural-Net-Beschleuniger über SiFives Design-Share-Programm indirekt vergünstigt an. Eine offene GPU existiert bisher nicht, wenngleich mit der Libre 3D zumindest eine Software-Variante geplant ist.

Bei der Unterstützung durch Betriebssysteme hingegen gibt es mit RISC-V kaum Probleme: Auf Designs mit RV32I-Kernen läuft dank Amazon mittlerweile FreeRTOS, zudem ist Zephyr möglich. Für Linux-Distributionen hingegen müssen es schnellere Kerne sein, SiFive etwa bewirbt die U74-Cores dafür. In den nächsten Monaten und Jahren dürfte sich die Verbreitung von RISC-V stetig vergrößern, denn die Nachfrage ist längst gegeben. Hoch hinaus kommt die offene Befehlssatzarchitektur ohnehin bald: In Form des als Soft-Core implementierten Microcontrollers Klessydra soll sie noch 2019 ins All fliegen.

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t1 12. Nov 2019

Das hat doch überhaupt nichts mit safe/unsafe zu tun. Es liegt an der Implementierung...

hackfin 23. Okt 2019

Erst mal musste ich bei der Personenbeschreibung unter dem Teamfoto etwas grinsen und...

QDOS 22. Okt 2019

Das haut so nicht hin, da eben die Abneigung gegen Updates um Jahrzehnte älter ist als...

Allandor 22. Okt 2019

Zwangsläufig, durch Patente. Es sei denn Intel, AMD & co treten der Foundation bei und...

Denshi 19. Okt 2019

Geben schon, aber die Entscheidung, die ISA demnächst als open-source zu...


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