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47 Instruktionen, eigene Erweiterungen

Allerdings ist gerade die gerne für Controller verwendete ARM-ISA nicht sonderlich schlank, sondern in den vergangenen Jahren auch umfangreicher geworden. Selbst kleinste Cores enthalten daher Funktionen, die für ihren Einsatzzweck überdimensioniert sein können, Kunden aber dennoch bezahlen. Laut der RISC-V-Foundation ist die Energieeffizienz pro Quadratmillimeter bis zu 40 Prozent besser als bei ARM. Gerade weil der britische IP-Anbieter nach der IP-Auswahl bereits Geld verlangt, ist es daher wichtig, sich gut zu überlegen, welcher der Cortex-M-, Cortex-R- oder Cortex-A-Kerne es denn sein soll.

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Anders bei RISC-V: Wie ein Blick ins Instruction Set Manual v2.2 (PDF) verrät, gibt es gerade einmal 47 Instruktionen bei der einfachsten Implementierung. Die heißt RV32I, was für RISC-V mit 32 Registern mit 32 Bit für Ganzzahl-Operationen (Integer) steht. Hinzu kommt RV64I mit 64 Bit langen Registern, RV128I mit langen 128 Registern und RV32E, was für Embedded mit nur 16 Registern bei 32 Bit steht. Ausgehend von dieser Basis können Entwickler das Design erweitern, wobei es diverse Standards gibt, die seit Juli 2019 ratifiziert sind.

Unter anderem steht M für die Multiplikation und die Division von Ganzzahlen, F ist für Gleitkomma-Berechungen bei einfacher Genauigkeit (FP32) sowie D für doppelte Präzision (FP64) gedacht und A meint atomare Operationen. Wenn ein 32-Bit-Kern die Kombination aus diesen Erweiterungen unterstützt, heißt er nicht RV32IMAFD, sondern schlicht RV32G (für General Purpose). Ebenfalls bereits eingefroren ist C für den auf 16-Bit-Versionen komprimierten (compressed) Basisbefehlssatz. Noch nicht ratifiziert sind beispielsweise B für Bit-Manipulation, H für Hypervisor und V für Vektor-Operationen.

AbkürzungStandardBeschreibung
IInteger Ganzzahl-Operationen
MMultiplicationGanzzahl-Multiplikation/Divison
AAtomic atomare Operationen
FFloating-Point (Single)Gleitkomma-Befehle, einfache Genauigkeit
DFloating-Point (Double)Gleitkomma-Befehle, doppelte Genauigkeit
GGeneral Purposefasst IMAFD zusammen
QFloating-Point (Quad)Gleitkomma-Befehle, vierfache Genauigkeit
E*EmbeddedInteger mit 16 Registern
CCompressed Instructionskomprimierte 32-Bit-Befehle
B*Bit ManipulationBit Manipulation
J*Dynamically Translated Languagesdynamisch übersetzte Sprachen
T*Transactional Memorytransaktionaler Speicher
P*Packed-SIMDSingle Instruction, Multiple Data für mehr Geschwindigkeit
V*Vector OperationsVektor-Operationen
H*HypervisorPrivileged Mode
Standard-Erweiterungen von RISC-V *noch nicht final

Wie genau ein Kern daher aussieht, entscheidet der jeweilige Partner. Viele davon veröffentlichen ihre Kerne als Soft-Cores bei Github, eine RISC-V-Mitgliedschaft zwingt aber kein Unternehmen dazu. Mit der Chips Alliance hat sich bereits eine Gemeinschaft gebildet, die ihre Kerne und Designs unter Apache-v2-Lizenz bereitstellen. Zu den Mitgliedern gehören unter anderem Alibaba, Google, SiFive und Western Digital. Die generelle Bandbreite an RISC-V-Cores reicht von schlanken in-Order-Designs über flotte Out-of-Order-Varianten bis hin zu mächtigen Modellen, die pro Takt immerhin mit einem Cortex-A72 von ARM vergleichbar sein sollen.

Gerade an Universitäten erfreut sich RISC-V großer Beliebtheit für die Forschung. Dort gibt es Projekte wie den Ariane oder den RI5CY der ETH Zürich, welche in einem in Anlehnung an Pulp Fiction als Mr. Wolf bezeichneten Prozessor stecken. Zur Pulp (Parallel Ultra Low Power Processing Platform) gehören auch Honey Bunny und Mia Wallace. Von der University of California stammt die Boom (Berkeley Out-of-Order Machine) und vom Massachusetts Institute of Technology (MIT) wurde der RV16X-Nano entwickelt, ein RV32E bestehend aus Kohlenstoff-Nanoröhren statt aus Silizium-Transistoren.

  • Das Team auf der Hot Chips 2014: Krste Asanovic ist der fünfte von links, David Petterson steht ganz rechts. (Bild: HC)
  • RISC-V ist das fünfte RISC-Design von Berkeley. (Bild: SiFive)
  • Entwicklungsgeschichte von RISC-V (Bild: SiFive)
  • Die RISC-V Foundation hat mitterweile über 350 Mitglieder. (Bild: RISC-V Foundation)
  • Das Member-Modell der RISC-V Foundation. (Bild: RISC-V Foundation)
  • Die Chips Alliance veröffentlicht IP-Cores und SoC-Designs. (Bild: Western Digital)
  • Mr. Wolf löst Probleme mit RISC-V. (Bild: ETH Zürich)
  • SweVR ist ein offener RV32IMC-Kern von WD. (Bild: Western Digital)
  • Nvidia nutzt RISC-V in ihrem Falcon-Design für Grafikchips. (Bild: Nvidia)
  • Die European Processor Initiative plant RISC-V-Chips. (Bild: EPI)
  • Der Code für RISC-V ist sehr kompakt ... (Bild: SiFive)
  • ... und ein Kern somit auch sehr sparsam. (Bild: SiFive)
Mr. Wolf löst Probleme mit RISC-V. (Bild: ETH Zürich)

Zu den bekanntesten kommerziellen Designs gehören die Kerne und Systems-on-a-Chip von SiFive, wo Krste Asanovic die Position des Chef-Architekten innehat und Firmen wie Intel oder Qualcomm investieren. Mit dem Rocket existiert ein offener Core, die meisten wie der U74 sind aber geschlossen und müssen von SiFive lizenziert werden. Einer der Kunden ist Fadu, welche den E51-Core für den Annapurna genannten NVMe-SSD-Controller nutzen; üblich sind hier bisher ARM-Kerne.

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t1 12. Nov 2019

Das hat doch überhaupt nichts mit safe/unsafe zu tun. Es liegt an der Implementierung...

hackfin 23. Okt 2019

Erst mal musste ich bei der Personenbeschreibung unter dem Teamfoto etwas grinsen und...

QDOS 22. Okt 2019

Das haut so nicht hin, da eben die Abneigung gegen Updates um Jahrzehnte älter ist als...

Allandor 22. Okt 2019

Zwangsläufig, durch Patente. Es sei denn Intel, AMD & co treten der Foundation bei und...

Denshi 19. Okt 2019

Geben schon, aber die Entscheidung, die ISA demnächst als open-source zu...


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