Neue Mikroarchitektur: Leak zeigt Details zu Zen 5
2024 wird AMD mit Zen 5 eine neue Generation der Zen-Mikroarchitektur vorstellen, welche die aktuellen Zen-4-Kerne bei der Leistung pro Takt (IPC, Instructions per Cycle) deutlich übertreffen soll. Das ist nichts Neues , eine geleakte Folie zeigt aber erstmals, wie AMD den Geschwindigkeitszuwachs erreichen will. Gezeigt hat sie der Youtube-Kanal Moore's Law is Dead. Neben mehr Integer-Recheneinheiten (8 statt 6) und Adressgeneratoren (4 statt 3) gibt es einen mit 48 kByte 50 Prozent größeren L1-Daten-Cache. Die Assoziativät steigt von 8 auf 12 Wege, der Cache kann also mehr Daten speichern, die um denselben Speicherplatz konkurrieren.
Auch die Sprungvorhersage soll bei der intern Nirvana genannten Architektur genauer werden, der Branch Target Buffer größer. Außerdem wird AMD AVX-512-Befehle nicht mehr auf zwei 256-Bit-Berechnungen abbilden – zumindest bei einigen Versionen der Kerne. Naheliegend wäre, dass die 512-Bit-Recheneinheiten den Zen-5-Kernen für Epycs und möglicherweise Threadripper vorbehalten bleiben. Demnach würde AMD sein Chiplet-Portfolio nach der Einführung der kompakteren c-Kerne weiter ausdifferenzieren.
Außerdem wird AMD sich nicht mehr wie bislang auf einen Fertigungsprozess festlegen, für Zen 5 sind 4 und 3 nm angegeben. Daneben verspricht AMD größere Core Complexes: Bei Zen 5 sollen hier bis zu 16 Kerne direkt verbunden sein, bislang sind es 8. Davon dürfte in erster Linie die c-Variante profitieren, deren 16 Kerne bislang über das IO-Die kommunizieren müssen – obwohl sie in einem Chiplet sitzen.
Neues Packaging mit Zen 6?
Eine weitere Folie zeigt eine Übersicht über AMDs Zen-Roadmap. Die geht bis zu Zen 6 (alias Morpheus), die jeweiligen Mikroarchitekturen werden unterteilt in New Cores und Leveraged Cores . Erstere bedeuten dabei größere Änderungen an der Mikroarchitektur, letztere hingegen setzen auf Änderungen bei der Fertigung der Chiplets. Das Vorgehen entspricht dem, was Intel lange unter dem Namen Tick-Tock verfolgte.
Moore's Law is Dead mutmaßt, dass AMD mit Zen 6 auf eine neue Packaging-Technik umsteigen könnte. Zudem soll der Core Complex auf bis zu 32 Kerne wachsen. Beides dürfte auch erforderlich sein, da Intel mit der fünften Xeon-SP-Generation ( Emerald Rapids ), sowie Meteor Lake ordentlich Druck macht. Mit Sierra Forest will Intel dann bis zu 288 Kerne pro Sockel anbieten, mehr als doppelt so viele, wie AMD mit der kompakten Zen-4c-Architektur in Bergamo-Epycs anbieten kann.
Intel nutzt komplexeres Packaging
Um die Führung bei Prozessoren zurückzuerobern, setzt Intel wie AMD auf Chiplets. Die Verbindung erfolgt allerdings über in die Platine eingebettete Silizium-Chips, kurz EMIB genannt (für Embedded Multi-Die Bridge). AMD nutzt günstigere, klassische Platinen, die deutlich größere Abstände zwischen den Chip-Kontakten erfordern.
Das bedeutet, dass AMD pro Fläche weniger Verbindungen zwischen den Chiplets herstellen kann, was die erreichbare Kommunikationsbandbreite begrenzt. Auch bei den klassischen Platinen setzt Intel AMD und Fertigungspartner TSMC unter Druck: Ein neu entwickeltes Glassubstrat soll die Lücke zwischen EMIB und klassischen Platinen verkleinern.
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