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MIT: Neue Cache-Architektur für sparsamere und schnellere CPUs

Forscher des MIT und der Universität von Connecticut schlagen vor, die bisher recht hierarchische Architektur von Zwischenspeichern in Prozessoren aufzubrechen. Das Konzept ist für sehr viele Kerne ausgelegt und stammt unter anderem von einem ehemaligen Intel-Mitarbeiter.

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Die eines Core i7-4960X mit riesigem L3-Cache, L1 und L2 sitzen in den Cores.
Die eines Core i7-4960X mit riesigem L3-Cache, L1 und L2 sitzen in den Cores. (Bild: Intel)

Eine wissenschaftliche Arbeit sorgt derzeit für viel Diskussionsstoff in Technikmedien, die zwar schon länger vorliegt, aber durch einen Bericht von Ars Technica wieder Aufsehen erregt. In dem Papier (PDF) schlagen Srini Devadas vom MIT und Omer Khan von der Universität von Connecticut eine neue Verwaltung der Caches von Prozessoren vor. Omer war vor seiner wissenschaftliche Karriere als Entwickler erst bei Freescale, dann bei Intel als Chipentwickler tätig.

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Die beiden Forscher empfehlen, die Verwaltung der schnellen Zwischenspeicher - Caches - auf Mehrkernprozessoren stark zu verändern. Bisher sind diese Caches ihren Namen wie L1, L2 oder L3 entsprechend streng hierarisch geordnet: Die L1- und L2-Caches stehen in der Regel den einzelnen Kernen exklusiv zur Verfügung. Der L3-Cache, von Intel auch Last-Level-Cache (LLC) genannt, wird gemeinsam von den Cores genutzt.

Dabei werden die Caches mit aufsteigender Nummer immer langsamer, die letzte Stufe ist der Zugriff auf den Hauptspeicher. Er ist unter allen flüchtigen Speichern eines Systems der langsamste. Zudem sind die Caches mit aufsteigender Nummer immer größer. Nachteilig ist auch, dass sie auf dem Die viel Platz einnehmen; sie bestehen aus gleichförmig aufgebautem, statischem RAM. Die Chipdesigner passen die Größe dabei genau an die Erfordernisse der Architektur an.

Die unterschiedliche Größe und die Hierarchie führen nach Ansicht der Forscher dazu, dass das Überschreiten der Kapazität eines Caches zu einer Leistungsbremse wird: Passen die Daten nicht in den L1-Cache, werden sie an den L2-Cache ausgelagert. Ist auch dieser voll, kommt der viel größere L3-Cache zum Einsatz. Dieser ist aber wiederum so groß, dass er die Inhalte mehrerer L1- und L2-Caches speichern kann.

L3-Cache als Erweiterung des L1 direkt nutzen

Also wäre es nach Meinung der Wissenschaftler sinnvoll, den L3-Cache von vornherein wie Erweiterungen von L1 zu verwenden - also die erste Auslagerung in den L2 zu überspringen. Dabei sollen die L3-Bereiche nicht wie bisher dynamisch, sondern statisch belegt werden. Ziel ist es, das Umkopieren von Daten innerhalb der CPU zu minimieren. Das soll nicht nur Rechenleistung bringen, sondern auch Strom sparen, weil die Busse und Caches öfter abgeschaltet werden können.

Für die Praxis nennen die Chipentwickler auch konkrete Beispiele, eines davon: Zwei Kerne arbeiten an denselben Daten. Bei heutigen CPU-Designs können die Cores zwar in die Caches des Partners Einblick nehmen, aber irgendwann müssen die Daten synchronisiert werden. Effizenter wäre es, diesen Datenbereich gleich in den gemeinsam les- und schreibbaren L3 zu verlegen und die Cores darauf zugreifen zu lassen.

Ausprobiert haben die Forscher ihre Cache-Architektur bisher nur an einem spezialisierten Netzwerk-Chip, der aus 64 einfachen Kernen besteht. Dabei ergab sich durch die neue Technik aber eine Steigerung der Rechenleistung um 15 Prozent bei einer Energieersparnis von 25 Prozent. Sollten sich ähnliche Effekte auch bei x86- oder ARM-CPUs ergeben, könnte die neue Cache-Verwaltung aber auch ein Umdenken der klassischen Hierarchie bei anderen Chipentwicklern anstoßen.



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