Milan X mit 3D V-Cache: AMDs Epycs werden 50 Prozent schneller

Bis zu 64 Kerne mit 512 MByte zusätzlichem Zwischenpuffer: Die Epyc-CPUs erhalten ein Update mit 3D V-Cache, die Leistung steigt signifikant.

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Epyc alias Milan X mit 3D V-Cache
Epyc alias Milan X mit 3D V-Cache (Bild: AMD)

AMD hat erste Epyc mit 3D V-Cache angekündigt, intern als Milan X bezeichnet. Es handelt sich dabei um Server- und Supercomputer-CPUs, welche einer erweiterte Variante der bisherigen Epyc 7003 (Milan) darstellen. Unter 3D V-Cache versteht AMD einen verdreifachten L3-Puffer, der die Performance bei Cache-lastigen Workloads enorm erhöht.

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Der schnelle Zwischenspeicher wurde im Juni 2021 für die Ryzen-CPUs angekündigt, die Anfang 2022 erscheinen sollen. Weil Desktop- und Server-Prozessoren ein modulares Chiplet-Design verwenden, nutzt AMD diese Basis, um den Ansatz voranzutreiben. Geplant war das Vorgehen von Anfang an, entsprechende Verbindungen sind bei den CPUs längst aufgebracht.

Chiplet-Design mit SRAM-Die on top

Hintergrund ist, dass Epyc wie Ryzen ein zentrales 12-nm-I/O-Die samt DDR4-Speichercontroller sowie PCIe-Gen4-Lanes und multiple 7-nm-Compute-Cache-Dies mit den eigentlichen CPU-Kernen sowie Zwischenpuffer aufweisen. Die CCDs haben acht Cores mit privatem L1/L2-Cache, zudem 32 MByte L3-Cache für alle zusammen. Wie es die Bezeichnung bereits impliziert, wird der 3D V-Cache vertikal auf die Compute-Dies geschichtet.

  • Aufbau des 3D V-Cache (Bild: AMD)
  • Milan X soll bei Numerik durchschnittlich 50 Prozent ... (Bild: AMD)
  • ... und bei RTL-Verifikation gar 66 Prozent schneller rechnen. (Bild: AMD)
Aufbau des 3D V-Cache (Bild: AMD)
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Konkret hat AMD ein eigenes 7-nm-Die mit 64 MByte Kapazität entwickelt, welches mittels TSMCs CoW (Chip-on-Wafer) auf den abgeflachten (thinning) CCD gesetzt wird. Die Kontrolllogik des 3D V-Cache sitzt im Compute-Die; überdies erreicht AMD dank optimierten SRAM-Bibliotheken eine sehr hohe Packdichte, weshalb die externen 64 MByte ähnlich kompakt ausfallen wie die internen 32 MByte.

Hierfür setzt der Hersteller auf TSVs: Das steht für Through Silicon Vertical Interconnect Access und beschreibt hauchdünne Metallstäbe, welche Signale und Strom leiten. Diese Durchkontaktierung von 3D V-Cache zu CCDs wird durch eine Kupferschicht statt Micro-Bumps unterstützt, was Vorteile bei Effizienz und Temperatur bringen soll. Links und rechts des Chiplets gibt es "totes" Silizium zur Stabilisierung und zur Vermeidung von Höhenunterschieden.

Da sich der 3D V-Cache über dessen L3-Cache und nicht über den Kernen samt L1/L2 befindet, gäbe es auch keine thermischen Probleme. Weil mehr L3-Hits zu erwarten sind und der DRAM weniger oft angefragt wird, soll die Leistungsaufnahme einer CPU mit 3D V-Cache kaum höher ausfallen als ohne; außerdem gibt es Power Gating. Zur Latenz sagte AMD, dass diese nicht nennenswert schlechter sei als beim internen L3.

Nachtrag vom 9. November 2021, 8:21 Uhr

Zu den ersten Kunden von Milan X gehört Microsoft Azure mit den HBv3-Instanzen für HPC. Wie die hauseigenen Benchmarks zeigen, beschleunigen die CPUs wenig überraschend speicherlimitierte Anwendungen teils extrem. Die relative Performance steigt Microsoft zufolge in HPC-Workloads zwischen 19 und 78 Prozent.

Überdies hat Meta - ehemals Facebook - angekündigt, künftig in seinen Rechenzentren auf die regulären Epyc 7003 zu setzen.

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