Jedec: SPHBM4 bringt Stapelspeicher in günstigere Packages
High Bandwidth Memory (HBM) schafft dank enorm vieler Datenleitungen sehr hohe Datenraten. Die breite Anbindung hat aber gleich zwei Nachteile: Sie erfordert viele Leiter und geringe Abstände zwischen den Kontakten des Speicherstapels. Beides führt dazu, dass HBM aufwendiges und damit kostspieliges Packaging erfordert. Das Standardisierungsgremium Jedec hat nun mit SPHBM4 eine einfachere Variante vorgestellt(öffnet im neuen Fenster).
Das Kürzel steht für Standard Package HBM, die Spezifikation setzt auf höhere Bittakte, was weniger Signalleiter erfordert. Dadurch genügt ein Abstand von 90 μm zwischen den Kontakten des Speicher-Package (Bump Pitch). Damit sollen Standardmaterialien (Substrate) für Packages genügen; aufwendige Redistribution Layer (RDL) oder gar Silizium-Interposer sind nicht erforderlich.
Gleichzeitig erlaubt der Standard JESD330-4 Leiterlängen von bis zu 20 mm, was einen größeren Abstand zwischen Speicher und Prozessor ermöglicht. Dies soll das Abführen der Abwärme erleichtern, was angesichts steigender Energiedichte insbesondere bei den Prozessoren offensichtlich zum Problem wird.
Drei Viertel der Kontakte fallen weg
Die auffälligste Änderung von SPHBM4 ist, dass jeweils vier Kanäle zusammengefasst werden. Jeder Kanal verfügt über 16 Datenleitungen, die Befehls- und Adressleitungen hingegen teilt sich die Gruppe.
Um auf dieselbe Bandbreite wie regulärer HBM4 zu kommen, werden die Signale jedoch mit dem vierfachen Bittakt betrieben. Schneller läuft nur die Schnittstelle, denn intern ist jeder Kanal 64 Bit breit. Der Standard erlaubt Datenraten zwischen 22,4 und 46 GBit/s pro Pin und damit knapp 3 TByte/s bei 32 Kanälen.
Um die theoretische Datenrate in der Praxis auch möglichst ausnutzen zu können, ist jeder Kanal noch einmal in zwei Pseudokanäle unterteilt. Diese können unabhängig mit Kommandos versorgt werden, wodurch sich Latenzen verdecken lassen. Hierfür steht jedem Pseudokanal ein 256 Bit fassender Prefetch-Puffer zur Verfügung. So lassen sich acht 64-Bit-Wörter aus dem Speicher-Array lesen, während der andere Pseudokanal Daten überträgt. Der komplette Puffer wird dabei als Burst übertragen.
Einige Signale werden geteilt
Ungewohnt ist die Aufteilung der Befehls- und Adressleitungen: Diese teilen sich die vier Kanäle, allerdings sind lediglich 11 Signale vorgesehen. Die Signale werden, wie auch die Daten, mit Double Datarate (DDR) an beiden Flanken des Taktsignals übertragen. Zeilen- und Spaltenadresse der vier Kanäle werden als eine Sequenz übertragen. Da aufgrund der hohen Datenrate Übertragungsfehler wahrscheinlicher werden, ist die Sequenz zudem mittels Vorwärtsfehlerkorrektur (FEC, Forward Error Correction) geschützt. Verwendet wird ein Reed-Solomon-Code (g+).
Der Aufbau des Speicherstapels hingegen entspricht dem HBM4-Standard: Möglich sind bis zu 16 in Vierergruppen gestapelte Chips, das IO-Die ist optional. Vorgesehen sind 16-, 24- oder 32-GBit-Dies, was entsprechend maximal 64 GByte pro Stack ergibt. Je nach Kapazität der Dies variiert deren Breite von 10,95 bis 14,2 mm.
Auch wenn die Pinanzahl niedriger ist als bei regulärem HBM4, bleibt sie mit rein rechnerisch 8.694 oder 9.821 – standardisiert sind zwei Package-Varianten mit einem Raster von 108 x 161 und 122 x 161 Kontakten – dennoch immens hoch. Im Raster wird nur jedes zweite Feld mit einem Kontakt belegt. Der Großteil der aktiven Kontakte dient der Spannungsversorgung, bei HBM4 ist grob ein Drittel der möglichen Kontakte jedoch unbestückt. Ähnlich ist es bei SPHBM4, allerdings ist hier das Ballout-Dokument, welches die Belegung der Kontakte beschreibt, noch nicht öffentlich zugänglich.