Intel Xeon: Sapphire Rapids setzt auf Stapelspeicher

Intels Xeon wird Chiplets und High Bandwidth Memory verwenden. Passend dazu wurde der Supercomputer-Beschleuniger Ponte Vecchio gestartet.

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Überblick zu Sapphire Rapids
Überblick zu Sapphire Rapids (Bild: Intel)

Im zweiten Quartal 2022 und damit einige Monate verzögert soll Intels nächste Xeon-CPU-Generation für Server starten. In diesem Zusammenhang bestätigte der Hersteller ein neues Detail: Sapphire Rapids nutzt prinzipiell DDR5-Speicher, kann aber auch zusätzlich oder rein mit High Bandwidth Memory für eine signifikant höhere Datentransfer-Rate betrieben werden. Außerdem gab Intel bekannt, dass Xe-HPC-Supercomputer-Beschleuniger Ponte Vecchio erstmals in Betrieb genommen wurde.

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Aktueller Stand bei Intel sind die Ice Lake SP mit bis zu 40 Sunny-Cove-Kernen, DDR4-Speicher, PCIe Gen4 und verbesserter 10-nm-Fertigung (einst 10+ nm genannt). Mit Sapphire Rapids erfolgt der Wechsel auf 10 nm Super Fin (aka 10++ nm) und sogenannte Golden-Cove-Kerne, die Cypress/Willov Cove für Consumer-CPUs ähneln. Neu sind die Advanced Matrix Extensions (AMX), der DSA (Data Streaming Accelerator), DDR5-Speicher, PCIe Gen5 und der CXL 1.1 (Compute Express Link).

Zur Menge an CPU-Kernen wollte sich Intel nicht äußern, selbst der Frage nach Chiplets wich Intel aus. Bisherige Leaks zeigen, dass Sapphire Rapids aus vier Dies besteht und physisch wohl 60 Cores aufweist. Bestimmte Modelle für Ende 2022 sind laut Intel überdies mit High Bandwidth Memory ausgestattet, zu Geschwindigkeit und Kapazität wollte der Hersteller aber nichts sagen. Aktueller Stand ist HBM2e mit 16 GByte und einer Datenrate von bis zu 3,6 GBit/s für bis 461 GByte/s pro Stack.

Power On bei Ponte Vecchio

Sapphire Rapids ist für Intels künftiges Prestige-Projekt wichtig, den Aurora-Supercomputer. Neben Xeon-CPUs sollen darin die Ponte Vecchio genannten Beschleuniger stecken. Sie basieren auf der Xe-HPC-Architektur mit hoher FP64-Leistung. Das Design besteht aus 47 Chiplets (bei Intel als Tiles bezeichnet) und weist über 100 Milliarden Transistoren auf; es basiert unter anderem auf Xe-GPUs mit Rambo-Caches und HBM2-Stapelspeicher. Laut Intel wurde Ponte Vecchio erstmals in Betrieb genommen, sprich Power on.

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