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Intel Ponte Vecchio: 16 Chiplets bilden eine Xe-GPU für Supercomputer

Intel hat seine 7-nm-Xe-Grafikmodule erläutert: Die heißen intern Ponte Vecchio, nutzen diverse Packaging-Techniken sowie Stapelspeicher und werden in multipler Form gekoppelt. Zusammen mit Sapphire-Rapids-CPUs bilden sie die Basis des Aurora-Exaflops-Supercomputers.

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Ponte Vecchio besteht aus 16 Chiplets.
Ponte Vecchio besteht aus 16 Chiplets. (Bild: Anandtech)

Ein paar Informationen vorneweg: Das, was Intel als Xe alias Gen12 bezeichnet, ist die Architektur für die ersten eigenen modernen dedizierten Grafikchips seit dem i740 von 1998. Derzeit befinden sich mehrere Modelle in Entwicklung, wovon wenigstens vom DG1 (Discrete Graphics 1) bereits lauffähiges Silizium existiert. Für Supercomputer entwickelt Intel einen 7-nm-Ableger, dieser trägt Ponte Vecchio als Codename und steckt im kommenden Aurora, dem ersten Exaflops-Supercomputer in den USA.

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Auf der derzeit im US-amerikanischen Denver stattfindenden Supercomputing 2019 hat Intel ein paar Details zum Aurora und zum Ponte Vecchio genannt: Das System soll mehr als ein Exaflops erreichen und wird im Auftrag des US-Energieministeriums (Department of Energy, DoE) entwickelt, es soll 2021 im Argonne National Laboratory in Chicago in Betrieb genommen werden. Jeder Rechenknoten des Aurora besteht dabei aus sechs 7-nm-Xe-Beschleunigern und zwei Xeon-CPUs, hierfür nutzt Intel seine Sapphire Rapids mit 10++ nm Fertigung. Die Prozessoren binden DDR5-Arbeitsspeicher und nicht flüchtigen Optane DC Persistant Memory an.

Jeder Ponte Vecchio kann direkt mit jedem Ponte Vecchio kommunizieren, Intel verwendet dazu eine Version des Compute Express Link (CXL) und verknüpft so Cache-kohärent auch die beiden Sapphire Rapids mit den 7-nm-Xe-Beschleunigern. Die basieren auf einer Mischung aus 2.5D- und 3D-Packaging, genauer Intels eigenem EMIB (Embedded Multi Die Interconnect Bridge) und Foveros. Wie so etwas aussehen kann, zeigte Intel bereits im Juli 2019 anhand von Designs mit HBM2-Stapelspeicher und mehreren Logik-Dies auf einem Träger. Für Ponte Vecchio spricht der Hersteller generell von sehr viel und sehr schnellem On-Package-Cache alias Codename Rambo per Foveros und externem HBM2E oder HBM3 per EMIB.

Zu den weiteren Eigenschaften von Xe für Supercomputer hielt sich Intel zurück, allerdings werden die Chips die für das HPC-Segment unabdingbare Unterstützung von Berechnungen mit doppelter Präzision (Double Precision, FP64) bei hoher Geschwindigkeit aufweisen. Hinzu kommen flexible Matrix- und Vector-Engines, hier wird Intel typische Algorithmen wie Int8 und Bfloat16 für maschinelles Lernen in Hardware beschleunigen. Auf dem Aurora läuft Intels OneAPI-Software-Stack, welcher von CPUs über FPGAs und GPUs allerhand Beschleuniger anspricht.

Nachtrag vom 18. November 2019, 8:30 Uhr

Auf der HPC Devcon 2019 hat Intel mehr zu Xe gesagt, das berichtet Anandtech von vor Ort: Erstmals unterschied der Hersteller öffentlich zwischen Xe(LP) für Notebooks, Xe(HP) als dediziertem Chip und Xe(HPC) für Server. Ein Ponte Vecchio besteht aus zwei 8er-Blöcken für zusammen 16 Chiplets, wobei die Anzahl an Execution Units offen bleibt. Die GPUs werden per Xe-Link verbunden, dahinter verbirgt sich ein dedizierter Chip.

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NeoChronos 18. Nov 2019 / Themenstart

Vor 10 jahren wurden ja noch welche aus PS3 zusammengestöpselt, die dürften heute mehr...

Xim 18. Nov 2019 / Themenstart

Kleine 7nm-Chiplets für 2021, die vielleicht 2021 einen Vorzeige-Super-Computer wohl mit...

Sharra 18. Nov 2019 / Themenstart

Freud hat wieder zugeschlagen... Beim durchscrollen sah es tatsächlich aus wie: Intel Pin...

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