Intel FPGAs: Japanischer Professor klagt wegen Patentverletzung

Masahiro Iida entwickelte einen effizienteren Aufbau für FPGA-Logikzellen. Intels rekonfigurierbare Chips sollen sein Patent verletzen.

Artikel veröffentlicht am , Johannes Hiltscher
Die Shot eines Altera Stratix-II - bei diesem FPGA soll Iidas Patent erstmals verletzt worden sein.
Die Shot eines Altera Stratix-II - bei diesem FPGA soll Iidas Patent erstmals verletzt worden sein. (Bild: Martijn Boer)

Intel droht ein Prozess um seine Sparte für rekonfigurierbare Logik (Field Programmable Gate Array, FPGA). An die war der Chip-Riese 2015 durch die Übernahme von Altera gekommen, neben Xilinx - das mittlerweile zu AMD gehört - der größte Anbieter von FPGAs. Laut Law Street klagt Masahiro Iida, Professor an der Kumamoto University in Japan, gegen Intel, weil deren FPGAs ein 2002 durch ihn angemeldetes Patent verletzen sollen. Die Klage ging am 24. Juni 2022 am Bezirksgericht West Texas ein.

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Gegenstand der Klage ist der Aufbau der sogenannten Look-Up Tables (LUTs), mit denen FPAGs beliebige Logikfunktionen umsetzen. Dabei handelt es sich um kleine SRAMs, die das Ergebnis der abzubildenden Funktion speichern. Die Operanden der Funktion werden an die Adressleitungen angelegt. Als Doktorand entwickelte Iida einen LUT-Aufbau, der eine effizientere Nutzung ermöglicht. Sein am 28. Juni 2002 eingereichtes Patent beschreibt, wie eine LUT flexibel eine oder mehrere Logikfunktionen abbilden kann.

Dafür speichert die LUT mehrere Bits, die Adressleitungen können flexibel beschaltet werden. So können beispielsweise eine Funktion mit sechs Operanden oder zwei mit fünf Operanden abgebildet werden. Bei der LUT-Größe ergibt sich nämlich ein Optimierungsproblem: Manche Funktionen haben viele Operanden, würden also von großen LUTs profitieren. Andere hingegen haben nur wenige Operanden, wodurch Resourcen ungenutzt bleiben.

Altera soll Patent seit 2004 verletzt haben

Iidas Entwicklung ermöglicht beides: Logikfunktionen mit vielen Operanden (sechs sind üblich) sowie eine bessere Ausnutzung der LUTs durch Funktionen mit wenigen Operanden. Altera hatte eine flexible LUT-Architektur erstmals 2004 im Stratix-II umgesetzt (Abbildung 2-7 im Handbuch (PDF) zeigt die möglichen Varianten). Dabei ist es allerdings fraglich, ob es sich um eine bewusste Verletzung handelt, denn das entsprechende US-Patent mit Nummer 6.812.737 wurde erst am 2. November 2004 erteilt.

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Auch AMDs Sparte für rekonfigurierbare Logik - vormals Xilinx - nutzt seit dem Virtex-5 eine flexible LUT-Architektur (im Handbuch (PDF) beschrieben). Hier findet sich aktuell keine Klage, der Grund dafür ist vermutlich die im Vergleich zum Stratix-II geringere Flexibilität. Xilinx scheint hier das Patent umschifft zu haben. Fraglich bleibt allerdings, warum die Klage erst wenige Tage vor Ablauf der Schutzfrist eingereicht wurde. Die beträgt in den USA 20 Jahre ab Anmeldung des Anspruchs, wäre also am 28. Juni 2022 zu Ende gewesen.

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