Ein aufwendiger Fertigungsprozess, der Kosten spart

Außerhalb der Fab erfahren wir noch ein paar Details zu Intel 18A. Der Prozess verändert den Entwurf integrierter Schaltungen. Dass Prozessoren und andere IP-Cores (für Intellectual Property) für bestimmte Fertigungsprozesse entworfen und für andere jeweils angepasst werden müssen, ist nichts Neues. Neu ist, dass durch Powervia zwischen den Signalleitern keine Masseleiter (Grounds) mehr verlegt werden können, zumindest nicht ohne beträchtlichen Aufwand.

Laut Stephen Robinson, der die Darkmont-E-Cores vorstellte, führt das zu Veränderungen im Entwurfsprozess: Masseleiter werden in der Elektronik genutzt, um Hochfrequenzsignale abzuschirmen, damit sie sich nicht gegenseitig stören. Das ist mit Powervia nicht mehr möglich, weshalb sich die Elektrotechniker neue Lösungen überlegen mussten. Robinson erläuterte mögliche Lösungen allerdings nicht.

Backside Power Delivery wie Powervia bringt zwar viele Vorteile, TSMC aber hat die Nutzung aufgrund höherer Kosten nach hinten verschoben. In der Praxis seien die allerdings geringer als befürchtet, erklärte Kevin O'Buckley, der die Intel Foundry Services (IFS) leitet. Die zusätzlichen Fertigungsschritte seien zwar teuer, die Kosten würden aber teilweise durch Einsparungen bei der EUV-Belichtung kompensiert.

Weniger Masken, geringere Kosten

Mit Powervia sinkt die Leiterdichte in den ersten Metallisierungsebenen (Metal Layer) für Signale, weshalb hier auf Mehrfachbelichtung (g+) verzichtet werden könne. Hierdurch werden weniger EUV-Masken benötigt, gegenüber einem vergleichbaren Prozess ohne Powervia sei bei Intel 18A die Anzahl der benötigten EUV-Masken um 44 Prozent, die Anzahl der Prozessschritte um 42 Prozent geringer.

Bild 1/6: Der Schnitt durch den Wafer zeigt den Aufbau mit Backside Power Delivery. Ganz oben garantiert ein zusätzlicher Wafer Stabilität. Bevor die Leiter hergestellt werden können, wird der Wafer mit den Transistoren nämlich abgeschliffen. (Bild: Intel)

Bild 2/6: Powervia ermöglicht nicht nur, Transistoren enger zu packen. Der Spannungsabfall ist geringer, da die Leiter größer sein können. (Bild: Intel)

Bild 3/6: Da keine Spannungsversorgung durch die Signalleiter gefädelt werden muss, müssen diese weniger dicht gepackt werden - das spart EUV-Masken. (Bild: Intel)

Bild 4/6: Mehr Leistung pro Watt ist die eine Option... (Bild: Intel)

Bild 5/6: ...eine höhere Rechenleistung bei gleichem Energiebedarf die zweite, (Bild: Intel)

Bild 6/6: Die Defektdichte - und damit die Ausbeute an funktionierenden Chips - ist stetig besser geworden. Konkrete Zahlen gab es leider nicht. (Bild: Intel)

Intel 18A benötige für die ersten drei Metallisierungsebenen sogar weniger EUV-Masken und Prozessschritte als Intel 3 , ebenfalls mit EUV-Belichtung. Allerdings macht dies nur einen Teil der Kosten aus. Die aufwendigeren Ribbon-FETs, wie Intel seine Gate all around Feldeffekttransistoren (GAAFETs) nennt, und die zusätzlichen Kosten für Powervia dürften Intel 18A spürbar teurer machen als 3-nm-Prozesse.

Aber auch die Leistung steigt spürbar: Verglichen mit Intel 3 erreicht 18A eine 30 Prozent höhere Transistordichte. Die Steigerung der Transistorleistung kann entweder in 15 Prozent höhere Taktraten bei gleicher Leistungsaufnahme, eine Verringerung eben dieser um 25 Prozent bei gleichem Takt oder etwas dazwischen umgesetzt werden. Zur Ausbeute (Yield) äußerte sich Intel wie erwartet nicht klar, die Aussage, sie sei "vergleichbar zu oder besser verglichen mit Intel-Technologien der letzten 15 Jahre" lässt Interpretationsspielraum.

Offenlegung: Golem.de hat auf Einladung von Intel an der ITT 2025 in Chandler, Arizona, teilgenommen. Die Reisekosten wurden von Intel übernommen. Unsere Berichterstattung ist davon nicht beeinflusst und bleibt gewohnt neutral und kritisch. Der Artikel ist, wie alle anderen auf unserem Portal, unabhängig verfasst und unterliegt keinerlei Vorgaben Dritter; diese Offenlegung dient der Transparenz.