Intel: Diamond Rapids soll mit 256 Kernen zur Epyc-Konkurrenz werden
Dass Intels kleinste und größte Prozessorfamilie, Wildcat Lake (Test) und Diamond Rapids, größere Gemeinsamkeiten haben, klingt zunächst überraschend. Über beide hat Intel im Rahmen der aktuell stattfindenden Konferenz Hot Chips gesprochen. Und während der Hersteller bislang stark auf seine Embedded Multi-Die Interconnect Bridge (Emib) setzte, kommen die zeitnah erwarteten P-Core-Xeons ohne aus.
Stattdessen nutzt Intel für die Anbindung der bis zu vier Stapel aus Cache und Prozessorkernen (Compute Building Blocks, CBB) auf das Universal Chiplet Interconnect Express (UCIe). Damit werden auch bei Wildcat Lake, dem günstigen Ableger von Panther Lake, die zwei Chiplets verbunden. Als Grund für die Wahl nennt Intel hier niedrigere Kosten und höhere Ausbeute (Yield). Einen Unterschied gibt es aber bei der Bandbreite: Diamond Rapids nutzt Transceiver mit 16 GT/s, bei Wildcat Lake ist es nur die Hälfte.
Intel nutzt bei Diamond Rapids einen ähnlichen Aufbau wie AMD bei den Epycs: Jeweils zwei CBB werden an ein Fabric Hub Tile angebunden. Dieses enthält acht Speicher-Controller mit Unterstützung für Verschlüsselung und Compute Express Link (CXL), 64 Transceiver für PCIe 6 sowie die bereits von älteren Xeons bekannten Beschleuniger. Für das I/O-Subsystem ist zudem ein eigener, 16 MByte fassender Cache vorgesehen.
Mit regulären DDR5-DIMMs sind bis zu 8.000 MT/s möglich, mit Multi-Rank-DIMMs (MRDIMMs) wie bei den Zen6-Epycs 12.800 MT/s. Diamond Rapids kommt also ebenfalls auf eine Speicherbandbreite von bis zu 1,6 TByte/s.
Clearwater Forest, aber zerlegt
Für Intel ist die Trennung von Last-Level-Cache (LLC) und Speicher-Controller neu, während AMD seine Epycs schon immer so baut. Intel setzt aber die vier Core-Chiplets pro CCB wie bei Clearwater Forest wieder auf ein aktives Base Tile.
Das enthält den jeweiligen Anteil des LLC (in diesem Fall L3-Cache), was eine höhere Kernanzahl pro Core-Chiplet und bis zu 1,28 GByte LLC ermöglicht. Auch die Kohärenzlogik (Snoop-Agent) ist verteilt, um die zur Sicherstellung der gemeinsamen Sicht auf den Speicher erforderliche Kommunikation zu minimieren.
Anders als es bislang den Anschein hatte, hält Intel die Core-Chiplets weiter klein, um die Ausbeute zu steigern. Gefertigt werden sie mit dem optimierten Intel-18A-P-Prozess, die anderen Chiplets in 3-nm-Prozessen (Intel 3). Pro Core-Chiplet bringt Intel 16 P-Cores unter, was in Summe 256 Kerne pro Sockel ermöglicht.
Die werden erstmals die Advanced Performance Extensions (APX) unterstützen. Damit verfügen sie über doppelt so viele General-Purpose-Register und bekommen neue Befehle. Am interessantesten sind wohl die bedingten Befehle, die in Abhängigkeit vom Prozessorzustand ausgeführt werden. Das kann Programmen Geschwindigkeitsvorteile bringen. Daneben werden AVX 10.2 sowie die Advanced Matrix Extensions (AMX) unterstützt.
Darüber hinausgehende Informationen zur Mikroarchitektur gab es leider bislang nicht.
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