Ice Lake SP: Intels Xeon-SP-v3-CPUs nutzen erstmals SGX

Jahrelang war SGX den großen Xeon-Server-CPUs vorenthalten, mit Ice Lake SP hält die Sicherheitsenklave doch noch Einzug in die Chips.

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Die-Shot eines Ice Lake SP mit 28 Kernen (verzerrt)
Die-Shot eines Ice Lake SP mit 28 Kernen (verzerrt) (Bild: Intel)

Intel hat angekündigt, dass die Xeon SP v3 die Software Guard Extensions (SGX) unterstützen werden. Die intern Ice Lake SP genannten Server-CPUs sind damit die ersten Prozessoren für Multi-Sockel-Systeme, welche eine solche Sicherheitsenklave aufweisen. Bisher aktuelle Chips wie die Cascade Lake SP oder die Cooper Lake SP hingegen benötigen eine SGX Card in gesteckter Form.

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Die Software Guard Extensions schaffen einen geschützt Adressraum im Speicher, alle direkten Zugriffe und privilegierte Prozesse werden durch die CPU kontrolliert. In den vergangenen Jahren ist SGX allerdings durch Sicherheitslücken aufgefallen: Zuletzt ließen sich per SGAxe-Attacke manipulierte SGX-Enclaves als authentisch ausgeben. Die SGX-Version für Ice Lake SP soll aktualisiert sein und bis zu 1 TByte an Code und Daten schützen können.

SGX gibt es neuerdings auch bei den Atoms (Elkhart Lake), bei den kommenden Desktop-Chips der 11th Gen (Rocket Lake) hingegen wird die Extension unbestätigten Meldungen zufolge entfernt. Die Xeon SP v3 alias Ice Lake SP hätten eigentlich Ende 2020 ausgeliefert werden sollen, die allgemeine Verfügbarkeit wird jedoch erst Anfang 2021 gegeben sein. Große Partner setzen die CPUs ungeachtet dessen bereits in ihren Datenzentren ein.

  • SGX bei Ice Lake SP (Bild: Intel)
  • SGX bei Ice Lake SP (Bild: Intel)
  • SGX bei Ice Lake SP (Bild: Intel)
SGX bei Ice Lake SP (Bild: Intel)

Ice Lake SP folgt auf Cascade Lake SP und Cooper Lake SP, die mit 14+++(+) nm gefertigt werden. Für ICX SP hingegen setzt Intel auf die zweite 10-nm-Generation, intern einst 10+ nm genannt - nicht zu verwechseln mit 10 nm Super Fin alias 10++ nm. Wie groß die CPUs sind und wie viele Transistoren sie haben, sagte Intel nicht. Gezeigt wurde das Modell mit 28 Kernen - vermutlich handelt es sich um den HCC (High Core Count). Der XCC-Ableger (Extreme Core Count) soll 38 aktive Kerne aufweisen, physisch sind wohl 42 vorhanden.

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Für die Kerne nutzt Intel die Sunny-Cove-µArchitektur, die von Ice Lake U für Ultrabooks bekannt ist. Sie steigert die IPC um rund 18 Prozent. Bei Ice Lake SP fällt der L2-Cache mit 1,25 MByte statt 512 KByte jedoch signifikant größer aus, überdies wurde eine zweite Pipeline für AVX-512-Instruktionen integriert. Diese unterstützt neue Befehle für (De)kompression wie VBMI und für Kryptographie wie VPMADD52 als AVX-512-Erweiterung oder GFNI. Bei angepasster Software soll die Geschwindigkeit bei identischem Takt um den Faktor 1,5x bis 8x verglichen zu Cascade Lake SP steigen. Absolute Frequenzen wollte Intel nicht nennen.

  • Präsentation zu Ice Lake SP (Bild: Intel)
  • Präsentation zu Ice Lake SP (Bild: Intel)
  • Präsentation zu Ice Lake SP (Bild: Intel)
  • Präsentation zu Ice Lake SP (Bild: Intel)
  • Präsentation zu Ice Lake SP (Bild: Intel)
  • Präsentation zu Ice Lake SP (Bild: Intel)
  • Präsentation zu Ice Lake SP (Bild: Intel)
  • Xeon-Roadmap (Bild: Intel)
  • µArch-Roadmap (Bild: Intel)
Präsentation zu Ice Lake SP (Bild: Intel)

Um neben CPU-Kernen noch die überarbeiteten Speichercontroller (vier statt zwei), die UPI-Links, die PCIe-Gen4- statt Gen3-Lanes und weitere SoC-Blöcke anzubinden, nutzt Intel ein 7x3- anstelle eines 6x3-Meshes. ICX SP ist für die Whitley-Plattform gedacht, diese nutzt den Sockel LGA 4189 mit acht statt sechs DDR4-Speicherkanälen. Während die Bandbreite steigt, sollen die Latenzen bei gleicher Datentransferrate sinken. Neu ist eine RAM-Verschlüsselung (Total Memory Encryption [TME]) per AES-XTS mit 128 Bit, die Leistung soll dadurch um nur 1-2 Prozent reduziert werden.

Beim Wechsel zwischen P-States, sprich wenn die CPU hochtaktet, soll Ice Lake SP weniger Zeit benötigen. Auch beim Aufwachen aus dem Tiefschlaf (C6) verringert sich die Latenz, sie soll bei 20 µs statt bei 30 µs liegen. Wichtig für AVX-Operationen ist zudem, dass Intel die Taktraten optimierte. Verglichen zu SSE-Code sinken bei AVX-256 und AVX-512 die Frequenzen deutlich, bei Ice Lake SP wird dieser Rückgang durch drei spezielle Power-Level stark abgefedert. Diese lassen sich zwar nicht bei allen AVX-256/512-Instruktionen einsetzen, steigern je nach Befehlen die Leistung aber messbar.

Abseits der Xeon SP v3 gab Intel auf dem Architecture Day 2020 noch einen Xeon-Ausblick: 2021 soll Ice Lake SP durch Sapphire Rapids SP abgelöst werden. Diese CPUs unterstützen DDR5 und PCIe Gen5, sie basieren auf der kommenden Golden-Cove-µArchitektur und werden per 10 nm Super Fin alias 10++ nm gefertigt.

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CPUNodeKerneSockelRAM-KanälePCIeLaunch
Nehalem EPXeon W559045 nm4LGA 13663x DDR3-133336x Gen22009
Westmere EPXeon X569032 nm6LGA 13663x DDR3-133336x Gen22010
Sandy Bridge EPXeon E5-269032 nm8LGA 20114x DDR3-160040x Gen22012
Ivy Bridge EPXeon E5-2690 v222 nm10LGA 20114x DDR3-186640x Gen32013
Haswell EPXeon E5-2699 v322 nm18LGA 2011-34x DDR4-213340x Gen32014
Broadwell EPXeon E5-2699 v414 nm22LGA 2011-34x DDR4-240040x Gen32016
Skylake SPXeon 8180M14+ nm28LGA 36476x DDR4-266648x Gen32017
Cascade Lake SPXeon 8280M14++ nm28LGA 36476x DDR4-2933, Optane48x Gen32019
Ice Lake SPXeon 838010 nm40LGA 41898x DDR4-3200, Optane v264x Gen42021
Sapphire Rapids SP(?)10 nm Super Fin64LGA 46778x DDR5, Optane v3Gen52022
Granite Rapids SP(?)7 nm EUV(?)LGA 46778x DDR5, Optane v4Gen5(?)
Diamond Rapids SP(?)(?)(?)(?)(?)(?)(?)
Xeon-Generationen (Dual Sockel) von Intel im Überblick
OriginalUmbenannt (2018)Umbenannt (2020)
Cannon Lake U10 nm--
Ice Lake Y/U, Snow Ridge, Lakefield, Elkhart Lake, Ice Lake SP10+ nm10 nm10 nm
Tiger Lake Y/U/H, DG1/SG1 (Xe LP), Xe HPC Interposer10++ nm10+ nm10 nm Super Fin
Alder Lake P/S, Xe HPC Rambo Cache, Sapphire Rapids SP10+++ nm10++ nm10 nm Enhanced Super Fin
Intels 10-nm-Bezeichungen im Überblick


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