Ice Lake SP: Intels Xeon-SP-v3-CPUs nutzen erstmals SGX
Jahrelang war SGX den großen Xeon-Server-CPUs vorenthalten, mit Ice Lake SP hält die Sicherheitsenklave doch noch Einzug in die Chips.
Intel hat angekündigt, dass die Xeon SP v3 die Software Guard Extensions (SGX) unterstützen werden. Die intern Ice Lake SP genannten Server-CPUs sind damit die ersten Prozessoren für Multi-Sockel-Systeme, welche eine solche Sicherheitsenklave aufweisen. Bisher aktuelle Chips wie die Cascade Lake SP oder die Cooper Lake SP hingegen benötigen eine SGX Card in gesteckter Form.
Die Software Guard Extensions schaffen einen geschützt Adressraum im Speicher, alle direkten Zugriffe und privilegierte Prozesse werden durch die CPU kontrolliert. In den vergangenen Jahren ist SGX allerdings durch Sicherheitslücken aufgefallen: Zuletzt ließen sich per SGAxe-Attacke manipulierte SGX-Enclaves als authentisch ausgeben. Die SGX-Version für Ice Lake SP soll aktualisiert sein und bis zu 1 TByte an Code und Daten schützen können.
SGX gibt es neuerdings auch bei den Atoms (Elkhart Lake), bei den kommenden Desktop-Chips der 11th Gen (Rocket Lake) hingegen wird die Extension unbestätigten Meldungen zufolge entfernt. Die Xeon SP v3 alias Ice Lake SP hätten eigentlich Ende 2020 ausgeliefert werden sollen, die allgemeine Verfügbarkeit wird jedoch erst Anfang 2021 gegeben sein. Große Partner setzen die CPUs ungeachtet dessen bereits in ihren Datenzentren ein.
Ice Lake SP folgt auf Cascade Lake SP und Cooper Lake SP, die mit 14+++(+) nm gefertigt werden. Für ICX SP hingegen setzt Intel auf die zweite 10-nm-Generation, intern einst 10+ nm genannt - nicht zu verwechseln mit 10 nm Super Fin alias 10++ nm. Wie groß die CPUs sind und wie viele Transistoren sie haben, sagte Intel nicht. Gezeigt wurde das Modell mit 28 Kernen - vermutlich handelt es sich um den HCC (High Core Count). Der XCC-Ableger (Extreme Core Count) soll 38 aktive Kerne aufweisen, physisch sind wohl 42 vorhanden.
Für die Kerne nutzt Intel die Sunny-Cove-µArchitektur, die von Ice Lake U für Ultrabooks bekannt ist. Sie steigert die IPC um rund 18 Prozent. Bei Ice Lake SP fällt der L2-Cache mit 1,25 MByte statt 512 KByte jedoch signifikant größer aus, überdies wurde eine zweite Pipeline für AVX-512-Instruktionen integriert. Diese unterstützt neue Befehle für (De)kompression wie VBMI und für Kryptographie wie VPMADD52 als AVX-512-Erweiterung oder GFNI. Bei angepasster Software soll die Geschwindigkeit bei identischem Takt um den Faktor 1,5x bis 8x verglichen zu Cascade Lake SP steigen. Absolute Frequenzen wollte Intel nicht nennen.
Um neben CPU-Kernen noch die überarbeiteten Speichercontroller (vier statt zwei), die UPI-Links, die PCIe-Gen4- statt Gen3-Lanes und weitere SoC-Blöcke anzubinden, nutzt Intel ein 7x3- anstelle eines 6x3-Meshes. ICX SP ist für die Whitley-Plattform gedacht, diese nutzt den Sockel LGA 4189 mit acht statt sechs DDR4-Speicherkanälen. Während die Bandbreite steigt, sollen die Latenzen bei gleicher Datentransferrate sinken. Neu ist eine RAM-Verschlüsselung (Total Memory Encryption [TME]) per AES-XTS mit 128 Bit, die Leistung soll dadurch um nur 1-2 Prozent reduziert werden.
Beim Wechsel zwischen P-States, sprich wenn die CPU hochtaktet, soll Ice Lake SP weniger Zeit benötigen. Auch beim Aufwachen aus dem Tiefschlaf (C6) verringert sich die Latenz, sie soll bei 20 µs statt bei 30 µs liegen. Wichtig für AVX-Operationen ist zudem, dass Intel die Taktraten optimierte. Verglichen zu SSE-Code sinken bei AVX-256 und AVX-512 die Frequenzen deutlich, bei Ice Lake SP wird dieser Rückgang durch drei spezielle Power-Level stark abgefedert. Diese lassen sich zwar nicht bei allen AVX-256/512-Instruktionen einsetzen, steigern je nach Befehlen die Leistung aber messbar.
Abseits der Xeon SP v3 gab Intel auf dem Architecture Day 2020 noch einen Xeon-Ausblick: 2021 soll Ice Lake SP durch Sapphire Rapids SP abgelöst werden. Diese CPUs unterstützen DDR5 und PCIe Gen5, sie basieren auf der kommenden Golden-Cove-µArchitektur und werden per 10 nm Super Fin alias 10++ nm gefertigt.
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| CPU | Node | Kerne | Sockel | RAM-Kanäle | PCIe | Launch | |
|---|---|---|---|---|---|---|---|
| Nehalem EP | Xeon W5590 | 45 nm | 4 | LGA 1366 | 3x DDR3-1333 | 36x Gen2 | 2009 |
| Westmere EP | Xeon X5690 | 32 nm | 6 | LGA 1366 | 3x DDR3-1333 | 36x Gen2 | 2010 |
| Sandy Bridge EP | Xeon E5-2690 | 32 nm | 8 | LGA 2011 | 4x DDR3-1600 | 40x Gen2 | 2012 |
| Ivy Bridge EP | Xeon E5-2690 v2 | 22 nm | 10 | LGA 2011 | 4x DDR3-1866 | 40x Gen3 | 2013 |
| Haswell EP | Xeon E5-2699 v3 | 22 nm | 18 | LGA 2011-3 | 4x DDR4-2133 | 40x Gen3 | 2014 |
| Broadwell EP | Xeon E5-2699 v4 | 14 nm | 22 | LGA 2011-3 | 4x DDR4-2400 | 40x Gen3 | 2016 |
| Skylake SP | Xeon 8180M | 14+ nm | 28 | LGA 3647 | 6x DDR4-2666 | 48x Gen3 | 2017 |
| Cascade Lake SP | Xeon 8280M | 14++ nm | 28 | LGA 3647 | 6x DDR4-2933, Optane | 48x Gen3 | 2019 |
| Ice Lake SP | Xeon 8380 | 10 nm | 40 | LGA 4189 | 8x DDR4-3200, Optane v2 | 64x Gen4 | 2021 |
| Sapphire Rapids SP | (?) | Intel 7 | 56 | LGA 4677 | 8x DDR5, Optane v3 | Gen5 | 2022 |
| Emerald Rapids SP | (?) | Intel 7 | 64 | LGA 4677 | 8x DDR5, Optane v3 | Gen5 | 2023 |
| Granite Rapids SP | (?) | Intel 3 | (?) | LGA 4677 | 8x DDR5, Optane v4 | Gen5 | 2024 |
| Sierra Forest SP | (?) | Intel 3 | (?) | (?) | (?) | (?) | 2025 |
| Diamond Rapids SP | (?) | (?) | (?) | (?) | (?) | (?) | 2025 |
| Original | Umbenannt (2018) | Umbenannt (2020) | |
|---|---|---|---|
| Cannon Lake U | 10 nm | - | - |
| Ice Lake Y/U, Snow Ridge, Lakefield, Elkhart Lake, Ice Lake SP | 10+ nm | 10 nm | 10 nm |
| Tiger Lake Y/U/H, DG1/SG1 (Xe LP), Xe HPC Interposer | 10++ nm | 10+ nm | 10 nm Super Fin |
| Alder Lake P/S, Xe HPC Rambo Cache, Sapphire Rapids SP | 10+++ nm | 10++ nm | 10 nm Enhanced Super Fin |
