Ice Lake SP: Intels 10-nm-Xeons holen zu Epyc auf

Bis zu 40 Kerne, acht Speicherkanäle, höhere Leistung pro Takt: Intels erste 10-nm-Xeons sind endlich da und leisten teils überraschend viel.

Ein Bericht von Marc Sauter veröffentlicht am 6. April 2021, 17:00 Uhr

Ein Wafer mit ICX-SP alias 3rd Gen Xeon Scalable Processor. (Bild: Intel)

Eigentlich hätten die Xeon-CPUs schon 2019 erscheinen sollen, schlussendlich dauerte es zwei Jahre länger: Intel hat die Ice Lake SP alias 3rd Gen Xeon Scalable Processors veröffentlicht - nicht zu verwechseln mit den Cooper Lake SP, die der Hersteller bereits als 3rd Gen Xeon Scalable Processors bezeichnet hatte.

Ice Lake SP oder kurz ICX-SP sind Intels erste CPUs mit 10-nm-Technik für Server, genauer 2-Sockel-Systeme. Die Prozessoren folgen nominell auf die Cascade Lake SP, die noch mit 14+++(+) nm gefertigt werden. Für ICX-SP hingegen setzt Intel auf die zweite 10-nm-Generation, intern einst 10+ nm genannt - für das neuere 10 nm Super Fin alias 10++ nm hat es nicht mehr gereicht.

Sind die Cascade Lake SP noch auf 28 Kerne - physisch wie aktiv - beschränkt, erhöht Intel die Anzahl mit Ice Lake SP auf 40. Hierbei handelt es sich um das XCC-Design (Extreme Core Count) mit 40 physischen Kernen, außerdem gibt es noch das HCC (High Core Count) mit 28 und das LCC (Low Core Count) mit 16 Kernen. Unseren Informationen war das XCC einst mit 42C geplant, die beiden Kerne oben mittig fehlen aber laut Wafer-Bild.

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Ice Lake SP im Überlick (Bild: Intel)

Für die CPU-Kerne von Ice Lake SP nutzt Intel die Sunny-Cove-µArchitektur, die von Ice Lake U für Ultrabooks bekannt ist. Sie steigert die IPC laut Hersteller um 20 Prozent, verglichen wurde bei jeweils 28 Cores und gleichem Takt. Bei ICX-SP fällt der L2-Cache mit 1,25 MByte statt 512 KByte signifikant größer aus als bei ICL-U, überdies wurde eine zweite Pipeline für die bisher Intel-exklusiven AVX-512-Instruktionen integriert.

Diese unterstützt neue Befehle für (De)kompression wie VBMI und für Kryptographie wie VPMADD52 als AVX-512-Erweiterung. Bei angepasster Software soll die Geschwindigkeit bei identischem Takt um den Faktor 1,5x bis 8x verglichen zu Cascade Lake SP steigen. Außerdem hat Ice Lake SP den erweiterten Deep Learning Boost von Cooper Lake SP geerbt, der neben INT8 auch BF16 beschleunigt, da Matrix-Multiplikationen in einem Taktzyklus statt in drei abgearbeitet werden.

Beim Wechsel zwischen P-States, sprich wenn die CPU hochtaktet, soll Ice Lake SP weniger Zeit benötigen. Auch beim Aufwachen aus dem Tiefschlaf (C6) verringert sich die Latenz, sie soll bei 20 µs statt bei 30 µs liegen. Wichtig für AVX-Operationen ist, dass Intel die Taktraten optimiert hat.

Verglichen zu SSE-Code sinken bei AVX-256 und AVX-512 die Frequenzen deutlich, bei Ice Lake SP wird dieser Rückgang durch drei spezielle Power-Level stark abgefedert. Diese lassen sich zwar nicht bei allen AVX-256/512-Instruktionen einsetzen, steigern je nach Befehlen die Leistung aber messbar.