HMC 1.0: Mehr und schnellerer Speicher dank Hybrid Memory Cube
Das Hybrid Memory Cube Consortium hat mit HMC 1.0 einen Standard für Stacked RAM verabschiedet. Mit den Chipstapeln soll sich mehr Speicher dichter packen lassen und schneller werden.
Mehr als 100 Mitglieder zählt das von Micron initiierte Hybrid Memory Cube Consortium (HMCC) mittlerweile, darunter viele große Chiphersteller, einschließlich Samsung, ARM, Altera, HP und IBM. Intel, AMD und Nvidia sind nicht dabei, allerdings hat Intel bereits 2011 HMC auf dem Intel Developer Forum vorgeführt. In rund 17 Monaten hat das Konsortium einen Standard für Stacked RAM namens Hybrid Memory Cube entwickelt, der ab sofort in der Version 1.0 vorliegt.
Beim HMC sitzt zusätzlich zu den Speicherchips, die durch TSVs verbunden werden, auch ein Logikbaustein im Chipstapel. Er kümmert sich unabhängig vom Speichercontroller, der heute meistens in der CPU sitzt, um die Adressierung der Speicherzellen. Daher bezeichnen die beteiligten Firmen ihr Konzept auch als Hybridlösung: Die Kombination von DRAM und Logik in einem Stapel aus vielen Dies ist noch recht neu.
Da die einzelnen DRAM-Dies im HMC von dem Chipstapel zudem selbst verwaltet werden, sollen sich auch Vorteile bei der Leistungsaufnahme ergeben. Da der integrierte Controller weiß, auf welchem Die die gerade benötigten Daten abgelegt sind, kann er nur gezielt diesen Chip aufwecken. Diese direkte Ansteuerung ist mit derzeitigem DRAM, abgesehen von speziellen Punkt-zu-Punkt-Verbindungen in kleineren Geräten, nicht möglich.
Um die Chipstabel in FPGAs, ASICs und ASSPs zu integrieren, definiert HMC Short-Reach-(SR-) und Ultra-Short-Reach-(USR-)Verbindungen zwischen den physischen Schichten (PHYs). Im nächsten Schritt sollen nun weitere Standards für höhere Speicherbandbreiten von 10, 12,5 und 15 GBit/s bis hin zu 28 GBit/s für SR-Verbindungen und von 10 und 15 GBit/s für USR-Verbindungen spezifiziert werden.
