High Bandwidth Memory: Jedec spezifiziert Stapelspeicher mit 24 GByte
Das Speichergremium Jedec hat mit dem Dokument JESD235B(öffnet im neuen Fenster) den bisherigen HBM-Standard um eine höhere Kapazität erweitert: Der maximale Ausbau pro Stapel steigt von 8 GByte auf gleich 24 GByte, da mehr 3D-Speicherschichten übereinander liegen. Ein Zwischenschritt ist HBMe (Enhanced) mit 16 GByte, was jedoch Sache der einzelnen Hersteller ist.
Bisher besteht HBM v2 (High Bandwidth Memory) aus sogenannten 8-Hi-Stacks, also einem I/O-Die als Basis und darüber dann acht DRAM-Chips mit jeweils 8 GBit oder umgerechnet 1 GByte. Zusammen macht das besagte 8 GByte an je einem 1.024-Bit-Interface, wobei es keine Begrenzung gibt, wie viele Stacks von einem Prozessor angebunden werden können. AMD ( Vega 20 ) und Nvidia ( GV100 ) setzen derzeit auf vier, NEC ( Aurora Tsubasa ) sogar auf sechs 3D-Speicherstapel.
Für HBMe verwenden Hersteller wie Micron, Samsung oder SK Hynix schlicht 2-GByte-Dies statt solche mit 1 GByte, was die Speicherdichte pro Stack auf 16 GByte ansteigen lässt. Beim neuen High Bandwidth Memory mit 24 GByte hingegen handelt es sich um 12-Hi-Designs mit einem I/O-Die und ergo zwölf DRAM-Chips mit je 2 GByte. Die Datenrate liegt bei 2,4 GBit/s pro Stack und somit beträgt die Datentransfer-Rate eines 3D-Stapels an einem 1.024-Bit-Kanal rund 307 GByte/s.
Offenbar nehmen die 12-Hi-Stacks mehr Platz ein als ihre 8-Hi-Pendants, aus der Mitteilung geht das aber nicht hervor. Zugriff auf die detaillierten Spezifikationen haben nur Partner oder zahlende Jedec-Mitglieder. Bisher gibt es keine Ankündigungen seitens der DRAM-Hersteller bezüglich HBM v2 mit 16 GByte oder 24 GByte.