Halbleiterfertigung: Was TSMC in den nächsten Monaten vorhat

7 nm bis 3 nm: Bei TSMC geht es mit der Halbleiterfertigung zügig voran, was exklusiver Technik bei Masken und Packaging zu verdanken ist.

Ein Bericht von veröffentlicht am
Ein Scorpio-Die der Xbox One X aus TSMCs 16-nm-Fertigung
Ein Scorpio-Die der Xbox One X aus TSMCs 16-nm-Fertigung (Bild: Fritzchens Fritz)

TSMC hat auf dem alljährlichen Technology Symposium einen Überblick gegeben, wie der Stand der Technik heute und in naher Zukunft ist: Der weltweit größte Auftragsfertiger setzt von 7 nm bis 3 nm samt Zwischenstufen auf allerhand Prozesse, um möglichst vielfältige Kundenwünsche abzudecken, und legt auch beim Packaging wortwörtlich einen oben drauf.

Inhalt:
  1. Halbleiterfertigung: Was TSMC in den nächsten Monaten vorhat
  2. Eigene Schutzschicht und GAA-Transistoren
  3. Packaging-Tricks und mehr Fabs

Aktueller Stand bei TSMC sind diverse 7-nm- sowie 6-nm- und 5-nm-Verfahren: Den N7 genannten Node mit klassischer Immersionslithografie (DUV) nutzt beispielsweise AMD für aktuelle Epyc- und Ryzen-CPUs sowie Radeon-GPUs; für spezielle Partner hat TSMC zudem N7HPC entworfen. Zwar gibt es mit N7+ auch eine Variante mit extrem ultravioletter Belichtung (EUV), diese wird aber kaum verwendet.

Stattdessen entschieden sich viele Partner direkt für N5 und dessen optimierten N5P-Ableger, unter anderem Apple beim A14- und beim M1-Chip. Laut TSMC hat N5 einen rasanten Start hingelegt, innerhalb von sechs Monaten seit Beginn der Serienfertigung liegt der Wafer-Output deutlich höher als bei N7 oder 16FF. Hinzu kommt, dass weniger Defekte anfallen als bei N7/N6, was die Ausbeute (Yield) steigert, und dass es mit N5HPC (+7% Performance vs N5) ebenfalls eine leistungsgesteigerte Variante gibt.

N6 für AMDs Ryzen 6000

Nicht minder erfolgreich ist N6: Das Verfahren ist weniger für Highend-Chips wie CPUs oder GPUs gedacht, sondern bedient Bereiche wie Midrange-Smartphone-SoCs und in der extra entwickelten N6RF-Variante auch Mobilfunk/WiFi-Anwendungen. Diese wurden bisher oft mit 16FF+ oder 12FFC (eine Kompaktversion) produziert, weshalb der Sprung auf N6 gigantisch ausfällt. Auch für Chiplet-Designs bietet sich N6 an, so soll AMD den Node für das I/O-Die der Raphael-CPUs alias Ryzen 6000 nutzen und mit Zen-4-CPU-Dies auf N5-Basis koppeln.

  • 3 nm soll 2022 starten. (Bild: TSMC)
  • Roadmap mit aktuellen und künftigen Nodes (Bild: TSMC)
  • Steigerung der Logik-Packdichte von N7 bis N3 (Bild: TSMC)
  • Performance und Fläche von N7 zu N5 zu N3 am Beispiel eines Cortex-A72 (Bild: TSMC)
  • Strom und Takt von N7 zu N5 zu N3 am Beispiel eines Cortex-A78 (Bild: TSMC)
  • N6 soll bald so viele Wafer-Starts aufweisen wie N7. (Bild: TSMC)
  • N5 wird unter anderem von Apple und AMD genutzt. (Bild: TSMC)
  • N4 ist der Nachfolger von N6, etwa für I/O-Dies. (Bild: TSMC)
  • Vorhandene N5-Designs lassen sich leicht auf N4 migrieren. (Bild: TSMC)
  • Die Chip-Ausbeute von N4 soll so gut wie die von N5 sein. (Bild: TSMC)
  • N3 wird der nächste Full-Node-Sprung. (Bild: TSMC)
  • Wie üblich gibt es unterschiedliche Versionen mit Fokus auf Dichte oder Performance. (Bild: TSMC)
  • TSMC forscht an Nanosheets für GAA-Fets. (Bild: TSMC)
  • Auch kristalline 2D-Materialien ... (Bild: TSMC)
  • ... und Nanokarbonröhrchen befinden sich in der Entwicklung. (Bild: TSMC)
  • Dank eines eigenen Pellikels soll die EUV-Maskenhaltbarkeit drastisch steigen. (Bild: TSMC)
  • TSMC ist der größte Abnehmer von EUV-Scannern. (Bild: TSMC)
  • Packaging-Techniken fasst TSMC unter 3D Fabrik zusammen. (Bild: TSMC)
  • CoW wird von AMD für den 3D V-Cache verwendet. (Bild: TSMC)
  • CoWoS soll bald acht HBM-Stacks ermöglichen. (Bild: TSMC)
  • InFo_B eignet sich für größere Smartphone-SoC. (Bild: TSMC)
  • Roadmap für 3D Fabric (Bild: TSMC)
  • In Tainan entsteht das erste Werk für 3 nm ... (Bild: TSMC)
  • ..., die Fab 3 mit bis acht Phasen. (Bild: TSMC)
  • In den USA wird ebenfalls gebaut ... (Bild: TSMC)
  • ..., nämlich die Fab 21 für 5 nm. (Bild: TSMC)
Roadmap mit aktuellen und künftigen Nodes (Bild: TSMC)
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Mit N4 gibt es bereits einen N6-Nachfolger, die Risk Production soll im dritten Quartal 2021 beginnen. N4 fußt auf N5, laut TSMC handelt es sich um einen optischen Shrink rein für die Chiplogik statt auch für den SRAM, weshalb die Fläche um 6 Prozent reduziert werden soll. Die Yield-Rate sei schon ähnlich gut wie bei N5, aus diesem Grund dürfte sich N4 ebenso wie N6 künftig lange anhaltender Beliebtheit erfreuen.

N3 als Top-Node für 2022

Das nächste Highend-Verfahren heißt N3 und soll verglichen mit N5 eine bis zu 15 Prozent höhere Geschwindigkeit bei gleicher Leistungsaufnahme oder aber die gleiche Performance bei bis zu 30 Prozent weniger Energiebedarf aufweisen. Weil es sich um einen Full-Node handelt, soll überdies die Logikdichte um 70 Prozent steigen, die für SRAM immerhin um 20 Prozent.

Laut TSMC wird N3 exzellent aufgenommen, so soll es im ersten Jahr mehr als doppelt so viele Node-Tape-Outs (NTO) geben wie bei N5. Die Serienproduktion ist für das zweite Halbjahr 2022 vorgesehen.

Weiter geht's mit selbst entworfenen Membranen und dem FinFet-Nachfolger.

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Eigene Schutzschicht und GAA-Transistoren 
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ms (Golem.de) 11. Jun 2021

Danke!

ms (Golem.de) 08. Jun 2021

Ich schreibe hier auch über CPUs ;-)

augenvogel 06. Jun 2021

Heiliges Kanonenrohr. Das ist mal ne Website of Hell :D Darf noch keine Links versenden. :(



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