Packaging-Tricks und mehr Fabs

So ist InFo (Integrated Fanout) als Packaging-Technik für PoP (Package on Package) im Smartphone-Segment weit verbreitet, um Mobile-SoCs mit LPDDR-Speicher zu verbinden. Neu ist InFO_B für bis zu 20 Prozent größere Chips, die auch dicker sein dürfen - was die thermischen Eigenschaften positiv beeinflusst.

CoWoS (Chip on Wafer on Substrat) wiederum kommt bei vielen ASICs und GPUs zum Einsatz, um HBM-Stapelspeicher auf einem Interposer zu verknüpfen. Bisher war das Limit für Letzteren die doppelte Maskenfläche (Reticle), noch 2021 will TSMC es auf das Dreifache erweitern, um HBM2E-Designs mit gleich acht statt sechs Stacks für 128 GByte zu produzieren. Der Interposer soll dank Mask-Stitching satte 2.500 mm² aufweisen, da vier Masken kombiniert werden.

Eine neuere Entwicklung ist SoIC (System on Integrated Chips), das es in zwei Ausführungen gibt: Bei WoW (Wafer-on-Wafer) werden gleich große Chips verwoben, bei CoW (Chip-on-Wafer) hingegen ein Basis- und ein Deckel-Die mit unterschiedlichen Maßen. Ein aktuelles Beispiel dafür ist AMDs kürzlich vorgestellter 3D V-Cache für Ryzen-CPUs, der CoW nutzt.

Chip-on-Wafer für Ryzen mit 3D V-Cache

Die Produktion soll Ende 2021 starten, was zu TSMCs Angabe passt, dass N7-auf-N7-CoW in diesem Zeitraum bereit stehen soll. N5 auf N5 ist für 2022 geplant - hallo Zen 4! - und N3 (oben) auf N5 (unten) ist bisher für 2023 angesetzt.

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Packaging-Techniken fasst TSMC unter 3D Fabrik zusammen. (Bild: TSMC)

Um genügend Kapazitäten bereitstellen zu können, baut TSMC fleißig Fabs (Semiconductor Fabrication Plants) und APs (Advanced Packing & Testing): Im taiwanischen Tainan ist die Fab 18 halb fertig, drei Lines/Phasen laufen mit 5 nm und eine vierte befindet sich in der Konstruktion; drei weitere für 3 nm sind in Arbeit.

In taiwanischen Hsinchu soll künftig die Fab 20 für 2 nm stehen und im US-Bundesstaat Arizona wird mit der Fab 21 für 5 nm das erste US-Werk entworfen. TSMC hat ergo in den nächsten Monaten richtig viel vor.