Packaging-Tricks und mehr Fabs

So ist InFo (Integrated Fanout) als Packaging-Technik für PoP (Package on Package) im Smartphone-Segment weit verbreitet, um Mobile-SoCs mit LPDDR-Speicher zu verbinden. Neu ist InFO_B für bis zu 20 Prozent größere Chips, die auch dicker sein dürfen - was die thermischen Eigenschaften positiv beeinflusst.

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CoWoS (Chip on Wafer on Substrat) wiederum kommt bei vielen ASICs und GPUs zum Einsatz, um HBM-Stapelspeicher auf einem Interposer zu verknüpfen. Bisher war das Limit für Letzteren die doppelte Maskenfläche (Reticle), noch 2021 will TSMC es auf das Dreifache erweitern, um HBM2E-Designs mit gleich acht statt sechs Stacks zu produzieren.

Eine neuere Entwicklung ist SoIC (System on Integrated Chips), das es in zwei Ausführungen gibt: Bei WoW (Wafer-on-Wafer) werden gleich große Chips verwoben, bei CoW (Chip-on-Wafer) hingegen ein Basis- und ein Deckel-Die mit unterschiedlichen Maßen. Ein aktuelles Beispiel dafür ist AMDs kürzlich vorgestellter 3D V-Cache für Ryzen-CPUs, der CoW nutzt.

Chip-on-Wafer für Ryzen mit 3D V-Cache

Die Produktion soll Ende 2021 starten, was zu TSMCs Angabe passt, dass N7-auf-N7-CoW in diesem Zeitraum bereit stehen soll. N5 auf N5 ist für 2022 geplant - hallo Zen 4! - und N3 (oben) auf N5 (unten) ist bisher für 2023 angesetzt.

  • 3 nm soll 2022 starten. (Bild: TSMC)
  • Roadmap mit aktuellen und künftigen Nodes (Bild: TSMC)
  • Steigerung der Logik-Packdichte von N7 bis N3 (Bild: TSMC)
  • Performance und Fläche von N7 zu N5 zu N3 am Beispiel eines Cortex-A72 (Bild: TSMC)
  • Strom und Takt von N7 zu N5 zu N3 am Beispiel eines Cortex-A78 (Bild: TSMC)
  • N6 soll bald so viele Wafer-Starts aufweisen wie N7. (Bild: TSMC)
  • N5 wird unter anderem von Apple und AMD genutzt. (Bild: TSMC)
  • N4 ist der Nachfolger von N6, etwa für I/O-Dies. (Bild: TSMC)
  • Vorhandene N5-Designs lassen sich leicht auf N4 migrieren. (Bild: TSMC)
  • Die Chip-Ausbeute von N4 soll so gut wie die von N5 sein. (Bild: TSMC)
  • N3 wird der nächste Full-Node-Sprung. (Bild: TSMC)
  • Wie üblich gibt es unterschiedliche Versionen mit Fokus auf Dichte oder Performance. (Bild: TSMC)
  • TSMC forscht an Nanosheets für GAA-Fets. (Bild: TSMC)
  • Auch kristalline 2D-Materialien ... (Bild: TSMC)
  • ... und Nanokarbonröhrchen befinden sich in der Entwicklung. (Bild: TSMC)
  • Dank eines eigenen Pellikels soll die EUV-Maskenhaltbarkeit drastisch steigen. (Bild: TSMC)
  • TSMC ist der größte Abnehmer von EUV-Scannern. (Bild: TSMC)
  • Packaging-Techniken fasst TSMC unter 3D Fabrik zusammen. (Bild: TSMC)
  • CoW wird von AMD für den 3D V-Cache verwendet. (Bild: TSMC)
  • CoWoS soll bald acht HBM-Stacks ermöglichen. (Bild: TSMC)
  • InFo_B eignet sich für größere Smartphone-SoC. (Bild: TSMC)
  • Roadmap für 3D Fabric (Bild: TSMC)
  • In Tainan entsteht das erste Werk für 3 nm ... (Bild: TSMC)
  • ..., die Fab 3 mit bis acht Phasen. (Bild: TSMC)
  • In den USA wird ebenfalls gebaut ... (Bild: TSMC)
  • ..., nämlich die Fab 21 für 5 nm. (Bild: TSMC)
Packaging-Techniken fasst TSMC unter 3D Fabrik zusammen. (Bild: TSMC)

Um genügend Kapazitäten bereitstellen zu können, baut TSMC fleißig Fabs (Semiconductor Fabrication Plants) und APs (Advanced Packing & Testing): Im taiwanischen Tainan ist die Fab 18 halb fertig, drei Lines/Phasen laufen mit 5 nm und eine vierte befindet sich in der Konstruktion; drei weitere für 3 nm sind in Arbeit.

In Hsinchu soll künftig die Fab 20 für 2 nm stehen und im US-Bundesstaat Arizona wird mit der Fab 21 für 5 nm das erste US-Werk entworfen. TSMC hat ergo in den nächsten Monaten richtig viel vor.

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 Eigene Schutzschicht und GAA-Transistoren
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ms (Golem.de) 11. Jun 2021 / Themenstart

Danke!

ms (Golem.de) 08. Jun 2021 / Themenstart

Ich schreibe hier auch über CPUs ;-)

augenvogel 06. Jun 2021 / Themenstart

Heiliges Kanonenrohr. Das ist mal ne Website of Hell :D Darf noch keine Links versenden. :(

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