Eigene Schutzschicht und GAA-Transistoren

Ein wichtiger Punkt bei Nodes wie N3 und N5 ist die Yield-Rate, da die extrem ultraviolette Belichtung (EUV) besondere Herausforderungen mit sich bringt. Zwar lässt sich bisher die äußerst aufwendige Mehrfachbestrahlung, etwa via Quad-Patterning, vermeiden - dafür sind die notwendigen Masken noch empfindlicher als bei DUV.

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Um diese zu schützen und somit defekte Chips zu vermeiden, werden die Fotomasken mit einer speziellen Membran versehen, dem Pellikel. Zwar lässt sich EUV auch ohne nutzen, jedoch mit signifikant höherem Aufwand und steigender Fehlerrate. Weil TSMC laut eigener Aussage die Hälfte aller weltweit von ASML ausgelieferten EUV-Stepper installiert hat, war für die beste Ausbeute ein selbst entwickeltes Pellikel von höchster Bedeutung.

Und genau das hat TSMC geschafft: Während ASML die eigene Membran via Mitsui Chemicals gerade erst ausliefert, gibt TSMC an, mit steigender Pellikelverfügbarkeit die EUV-Maskenhaltbarkeit bis 2021 fast auf DUV-Niveau bringen zu wollen. Ob Intel oder Samsung Foundry für die EUV-Fertigung ebenfalls eine entsprechende Schutzfolie entworfen haben oder zumindest daran arbeiten, ist uns nicht bekannt.

Gate All Around auch bei TSMC

Auch für die Generationen nach N3 hat TSMC schon Ideen: Statt an FinFets arbeitet der Auftragsfertiger an GAA-Fets (Gate All Around) auf Basis von Nanosheets, entsprechender SRAM wurde 2021 gezeigt und Samsung Foundry plant diese Technik beim 3GAE-Node einzusetzen. Auch Transistoren aus kristallinen 2D-Materialien und Kohlenstoffnanoröhren stehen bei TSMC auf dem Plan, diese werden als Alternative zu Silizium-basierten Chips erforscht.

  • 3 nm soll 2022 starten. (Bild: TSMC)
  • Roadmap mit aktuellen und künftigen Nodes (Bild: TSMC)
  • Steigerung der Logik-Packdichte von N7 bis N3 (Bild: TSMC)
  • Performance und Fläche von N7 zu N5 zu N3 am Beispiel eines Cortex-A72 (Bild: TSMC)
  • Strom und Takt von N7 zu N5 zu N3 am Beispiel eines Cortex-A78 (Bild: TSMC)
  • N6 soll bald so viele Wafer-Starts aufweisen wie N7. (Bild: TSMC)
  • N5 wird unter anderem von Apple und AMD genutzt. (Bild: TSMC)
  • N4 ist der Nachfolger von N6, etwa für I/O-Dies. (Bild: TSMC)
  • Vorhandene N5-Designs lassen sich leicht auf N4 migrieren. (Bild: TSMC)
  • Die Chip-Ausbeute von N4 soll so gut wie die von N5 sein. (Bild: TSMC)
  • N3 wird der nächste Full-Node-Sprung. (Bild: TSMC)
  • Wie üblich gibt es unterschiedliche Versionen mit Fokus auf Dichte oder Performance. (Bild: TSMC)
  • TSMC forscht an Nanosheets für GAA-Fets. (Bild: TSMC)
  • Auch kristalline 2D-Materialien ... (Bild: TSMC)
  • ... und Nanokarbonröhrchen befinden sich in der Entwicklung. (Bild: TSMC)
  • Dank eines eigenen Pellikels soll die EUV-Maskenhaltbarkeit drastisch steigen. (Bild: TSMC)
  • TSMC ist der größte Abnehmer von EUV-Scannern. (Bild: TSMC)
  • Packaging-Techniken fasst TSMC unter 3D Fabrik zusammen. (Bild: TSMC)
  • CoW wird von AMD für den 3D V-Cache verwendet. (Bild: TSMC)
  • CoWoS soll bald acht HBM-Stacks ermöglichen. (Bild: TSMC)
  • InFo_B eignet sich für größere Smartphone-SoC. (Bild: TSMC)
  • Roadmap für 3D Fabric (Bild: TSMC)
  • In Tainan entsteht das erste Werk für 3 nm ... (Bild: TSMC)
  • ..., die Fab 3 mit bis acht Phasen. (Bild: TSMC)
  • In den USA wird ebenfalls gebaut ... (Bild: TSMC)
  • ..., nämlich die Fab 21 für 5 nm. (Bild: TSMC)
TSMC forscht an Nanosheets für GAA-Fets. (Bild: TSMC)
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Neben der eigentlichen Halbleiterfertigung legt TSMC den Fokus immer stärker auf Packaging-Technik, um die steigende Nachfrage für Chiplet-Designs zu bedienen; zusammengefasst werden diese als 3D Fabric. Auch hier hat TSMC diverse Eigenentwicklungen parat, die wichtig für kommenden Chip-Designs sind. Zudem gilt es neue Werke für die Produktion ebendieser zu errichten.

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 Halbleiterfertigung: Was TSMC in den nächsten Monaten vorhatPackaging-Tricks und mehr Fabs 
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