Halbleiterfertigung: Von Frankenstein-Chips und rechnendem Speicher

Die Chipentwicklung geht weg vom monolithischen Alleskönner - zumindest teilweise. Für KI hingegen sollen Speicher nicht mehr nur speichern.

Ein Bericht von Johannes Hiltscher veröffentlicht am
Viele einzelne Silizium-Dies auf einem Wafer: Das ergibt fast sicher einen funktionierenden riesigen Chip.
Viele einzelne Silizium-Dies auf einem Wafer: Das ergibt fast sicher einen funktionierenden riesigen Chip. (Bild: Imec)

Der Begriff hochintegrierte Schaltung - auch als Very Large Scale Integration (VLSI) bezeichnet - ist bereits etwas in die Jahre gekommen. Er stammt aus den Frühzeiten der Halbleiterentwicklung, als 10.000 Transistoren auf einem Chip eine Revolution waren. Das VLSI Symposium trägt diesen Namen seit 1981 - und noch immer geht es dort um die Weiterentwicklung der Halbleiterfertigung. Das Symposium 2022 fand vom 12. bis 17. Juni in Honolulu statt.

Inhalt:
  1. Halbleiterfertigung: Von Frankenstein-Chips und rechnendem Speicher
  2. Wafer-Scale Integration
  3. Rechnender Speicher

Die Bandbreite der Einreichungen geht vom Chipgehäuse und dem Package über Entwicklungen der Fertigungstechnik wie Silicon Photonics und Halbleiter für Quantencomputer bis zu neuen Architekturen für Bausteine wie Speicher. Wir haben einige interessante Themen des diesjährigen VLSI Symposiums herausgegriffen und stellen sie vor. Den Anfang macht die sogenannte heterogene Integration - sie findet sich in alltäglichen Geräten, gewinnt an Bedeutung und wird immer komplexer.

AMD hat es mit Ryzen und Epyc vorgemacht: Leistungsfähige Prozessoren lassen sich aus mehreren Teilen zusammenstückeln und dadurch günstiger fertigen als ein einzelnes, großes Die. Denn je größer ein solches Siliziumplättchen ist, desto wahrscheinlicher ist es irgendwo defekt. Außerdem lassen sich die einzelnen Dies in verschiedenen Prozessen fertigen - daher die Namenskomponente "heterogen". Bei den aktuellen Ryzen 5000 beispielsweise werden die Compute-Dies mit 7 nm gefertigt, das I/O-Die hingegen mit 12 nm, was günstiger ist.

Platinen haben zu wenige, zu langsame Leiter

Die Dies einfach auf einer Platine zusammenzulöten, stößt aber aus mehreren Gründen absehbar an Grenzen. Für besonders leistungsfähige Chips - GPUs sowie einige besonders große FPGAs - kommen spezielle Dies, sogenannte Silizium-Interposer, zum Einsatz. Auf sie werden die zu verbindenden Dies montiert.

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Da die Interposer ebenfalls mit Halbleitertechnik gefertigt werden, sind besonders dünne Leiter und eng liegende Kontakte möglich. So lassen sich wesentlich mehr Verbindungen zwischen den einzelnen Dies herstellen - das bedeutet höhere Datenraten. Silizium-Interposer haben allerdings einen Nachteil: Sie sind teuer. Und am Ende müssen sie auch auf eine Platine montiert werden, schon allein für die Stromversorgung. Dafür ist der Interposer vollkommen unnütz.

Mikrometergroße Federkontakte

Muhannad Bakir vom Georgia Institute of Technology sprach über eine Alternative, bei der die Die-zu-Die-Kontakte gruppiert und nur mittels Silizium-Interposer verbunden werden. Kontakte, die das Package verlassen, werden direkt mit dessen Platine verlötet. Die Silizium-Interposer - oder andere Chips, die unter den großen Dies montiert werden - werden mit den Kontakten nach oben auf das Package montiert. Da der Abstand zu den unten liegenden Dies geringer ist als zum Package, wären beim Verlöten unterschiedlich große Lotkugeln erforderlich.

  • Mit Mikro-Federkontakten sind günstige 3D-Chips mit sehr vielen Kontakten und verschiedensten Dies denkbar. (Bild: Georgia Institute of Technology)
  • So rechnet ReRAM: Die einzelnen, mit einstellbaren Widerständen realisierten Speicherzellen nehmen die Gewichtskoeffizienten eines Neurons auf, die Digital-Analog-Wandler (DACs) geben die Aktivierungen ein. Die Spalten summieren die einzelnen Ströme, ein Analog-Digital-Wandler (ADC) erzeugt eine digitale Ausgabe. (Bild: University of Michigan)
  • Im ReRAM-Test-Chip sind vier CIM-Blöcke mit zugehörigem DRAM implementiert. Bei den CIM-Modulen nehmen DACs und ADCs viel Platz ein. (Bild: University of Michigan)
  • Aufbau eines Waferscale-Interposers (Bild: University of California)
  • Mit Waferscale-Integration hat die UCLA eine riesige GPU realisiert. Dafür musste das Design der Spannungsversorgung (VRMs, Voltage Regulator Modules) angepasst werden. (Bild: University of California
Mit Mikro-Federkontakten sind günstige 3D-Chips mit sehr vielen Kontakten und verschiedensten Dies denkbar. (Bild: Georgia Institute of Technology)

Daneben bringt Verlöten Probleme mit sich, wenn der Chip warm wird. Package und Silizium dehnen sich unterschiedlich stark aus, die winzigen Verbindungen zwischen den Dies können brechen. Daher hat Bakirs Forschungsgruppe winzige Federkontakte entwickelt. Sie werden auf die Silizium-Interposer montiert, ähnlich wie bei der Anbindung ans Chip-Package mit Bonding-Drähten. Werden die zu verbindenden Dies mit dem Package verlötet, drücken ihre Kontaktflächen auf die Federkontakte.

Die so entstehende Verbindung ist ähnlich gut wie eine verlötete. Die Flexibilität der Kontakte gleicht zudem Höhenunterschiede aus; wird die Länge der Federkontakte angepasst, können sogar unterschiedlich hohe Dies kontaktiert werden. Damit lassen sich Chips aus verschiedensten Halbleitern zusammensetzen - Frankensteins Monster aus Silizium.

Vorerst bleiben Silizium-Interposer aber der Stand der Technik - und warum nicht gleich einen ganzen Wafer als Interposer nutzen?

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Wafer-Scale Integration 
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