Halbleiterfertigung: TSMCs 3-nm-Node wird kompakt und sparsam

Der Auftragsfertiger TSMC will ab 2022 die Serienproduktion starten.

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N3 folgt auf N5 und N7
N3 folgt auf N5 und N7 (Bild: TSMC)

TSMC hat auf dem alljährlichen Technology Symposium einen genaueren Einblick in das N3-Verfahren gegeben. Der 3-nm-Node nutzt extrem ultraviolette Belichtung (EUV) und soll im Vergleich zum bisherigen N5-Prozess eine optimierte PPA-Charakteristik aufweisen. Unter dieser Abkürzung verstehen Halbleiterfertiger drei wichtige Metriken - nämlich Power (Leistungsaufnahme), Performance (Geschwindigkeit) und Area (Fläche).

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N3 ist laut TSMC eine Neuentwicklung, welche mit den vorherigen Nodes keine direkte Verbindung mehr hat. Das stellt einen klaren Unterschied zu abgeleiteten Verfahren wie N6 über N5 und N5P bis N4 dar. Diese basieren alle auf N7+, dem ersten TSMC-Verfahren mit EUV, welches allerdings abseits weniger Chips wie dem Kirin 990 5G von Huawei kaum Verwendung in der Industrie findet.

Verglichen mit dem N5-Prozess soll die N3-Fertigung bei gleicher Leistungsaufnahme eine 10 bis 15 Prozent höhere Geschwindigkeit erreichen, alternativ ist eine Power-Reduktion bei gleicher Performance von 25 bis 30 Prozent möglich. Bei der Fläche lassen sich laut TSMC verglichen zum N5-Verfahren rund 41 Prozent einsparen (70 Prozent höhere Dichte). Das gilt jedoch einzig für Logik, bei SRAM - wie er für Caches verwendet wird - spricht der Auftragsfertiger von nur 25 Prozent.

GeschwindigkeitLeistungsaufnahmeFläche
N7 vs 16FFplus 60%minus 30%minus 70%
N7P vs N7plus 7%minus 10%keine
N7+ vs N7plus 10%minus 15%minus 20%
N6 vs N7keinekeineminus 18%
N5 vs N7plus 15%minus 30%minus 44%
N5P vs N7plus 20%minus 40%minus 44%
N5P vs N5plus 5%minus 10%keine
N3 vs N5plus 10% bis 15%minus 25% bis 30%minus 41%
TSMC-Verfahren im Vergleich

Die Risk Production von N3 soll 2021 starten, die eigentliche Serienfertigung ist für das zweite Halbjahr 2022 angesetzt. Somit dürfte der N3 in einem ähnlichen Zeitraum einsatzbereit sein wie der 3GAE von Samsung Foundry. Diese Abkürzung steht für 3 nm Gate All Around Fet Early, da bei GAA-Fet-Transistoren der Channel aus Nanosheets oder Nanowires geformt wird, weshalb das Gate ihn komplett umschließt. Als Zwischenschritt von N5(P) zu N3 ist N4 geplant, hier gibt es mehr EUV-Layer. Die Risc Produktion soll im vierten Quartal 2021 starten, die Serienfertigung soll 2022 beginnen.

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Neben N3 hat TSMC noch den N12e vorgestellt: Dieser Prozess basiert auf dem 12FFC+ (Finfet Compact Plus) und ist für IoT-Chips ausgelegt. Einen direkten Vergleich gibt TSMC nicht. Verglichen zum älteren 22ULL (Ultra Low Leakage) soll N12e jedoch 49 Prozent schneller oder 55 Prozent sparsamer bei jeweils 76 Prozent mehr Dichte sein.

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